AFE5812：集成8通道超声波模拟前端与数字解调器
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更新于2024-06-28
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"TI-AFE5812.pdf" 是一款由Texas Instruments（TI）公司推出的高性能模拟前端芯片，特别适用于超声波成像系统。该芯片集成了多个关键功能，包括连续波无源混频器、数字I/Q解调器、14/12位ADC、以及低功耗模拟前端。
AFE5812的主要特性包括：
1. **快速过载恢复能力**：AFE5812能够在过载后迅速恢复，确保系统稳定性和数据质量。
2. **无源混频器**：专为连续声波多普勒（CWD）设计，提供了156dBc/Hz的相位噪声性能，在低于1KHz至2.5MHz的载波频率下。
3. **8通道完全模拟前端**：每个通道包含低噪声放大器（LNA）、可变增益控制（VCAT）、可编程增益放大器（PGA）、低通滤波器（LPF）和ADC。这些组件协同工作，提供出色的信号处理能力。
4. **可编程LNA**：支持16X、8X、4X和1X的连续波（CW）时钟，可选增益为24、18、15dB，具有12dB的谐波抑制，并提供0.25、0.5、0.7VPP的线性输入范围。
5. **低噪声压控衰减器（VACT）**：具有40dB的衰减范围，可以精确控制输入信号的强度。
6. **1/16λ的相位分辨率**：实现了高精度的相位控制，对于超声波成像至关重要。
7. **14/12位、65MSPS ADC**：提供高分辨率和高速采样率，确保数据采集的精确度。
8. **小型封装**：采用15mmx9mm的135-BGA封装，节省了板级空间，利于系统的小型化设计。
9. **工作温度范围广**：在-40℃至85°C之间，确保了芯片在各种环境条件下的可靠运行。
10. **可编程主动终止**：允许用户根据需要调整系统的终止特性，优化系统性能。
11. **低输入参考噪声**：仅为0.63、0.7、0.9nV/rtHz，进一步提升了信号处理的信噪比。
AFE5812广泛应用于医疗超声波成像系统，其高性能特点使得它成为此类应用的理想选择。此外，TI还提供了相关的技术支持、文档、工具软件和社区资源，方便开发者进行设计和调试。这款产品不仅提供了卓越的模拟信号处理能力，还简化了系统集成，降低了设计复杂性。
AFE5812
ZHCSDJ4A –MARCH 2015–REVISED MARCH 2015
www.ti.com.cn
9.8 Timing Characteristics
(1)
AVDD_5 V = 5 V, AVDD = 3.3 V, AVDD_ADC = 1.8 V, DVDD = 1.8 V. Typical values are at 25°C, Differential clock, C
LOAD
=
5 pF, R
LOAD
= 100 Ω, 14 bit, sample rate = 65 MSPS, digital demodulator is disabled, unless otherwise noted. Minimum and
maximum values are across the full temperature range T
MIN
= -40°C to T
MAX
= 85°C.
PARAMETER TEST CONDITIONS MIN TYP MAX UNIT
The delay in time between the rising edge of the input sampling
t
a
Aperture delay 0.7 3 ns
clock and the actual time at which the sampling occurs.
Aperture delay
Across channels within the same device ±150 ps
matching
t
j
Aperture jitter 450 Fs rms
Input
ADC latency Default, after reset, or / 0 x 2 [12] = 1, LOW_LATENCY = 1 11/8 clock
cycles
Data and frame clock Input clock rising edge (zero cross) to frame clock rising edge (zero
t
delay
3 5.4 7 ns
delay cross) minus 3/7 of the input clock period (T)
Δt
delay
Delay variation At fixed supply and 20°C T difference; device to device –1 1 ns
t
RISE
Data rise time Rise time measured from –100 to 100 mV 0.14
ns
Fall time measured from 100 to –100 mV 10 MHz < ƒ
CLKIN
< 65
t
FALL
Data fall time 0.15
MHz
t
FCLKRISE
Frame clock rise time Rise time measured from –100 to 100 mV 0.14
ns
Fall time measured from 100 to –100 mV 10 MHz < ƒ
CLKIN
< 65
t
FCLKFALL
Frame clock fall time 0.15
MHz
Frame clock duty cycle Zero crossing of the rising edge to zero crossing of the falling edge 48% 50% 52%
t
DCLKRISE
Bit clock rise time Rise time measured from –100 to 100 mV 0.13
ns
Fall time measured from 100 to –100 mV 10 MHz < ƒ
CLKIN
< 65
t
DCLKFALL
Bit clock fall time 0.12
MHz
Zero crossing of the rising edge to zero crossing of the falling edge
Bit clock duty cycle 46% 54%
10 MHz < ƒ
CLKIN
< 65 MHz
(1) Timing parameters are ensured by design and characterization; not production tested.
9.9 Output Interface Timing (14-bit)
(1)(2)(3)
Setup Time (t
su
), ns Hold Time (t
h
), ns t
PROG
= (3/7) × T + t
delay
, ns
ƒ
CLKIN
,
Input Clock
Data Valid to Bit Clock Zero- Bit Clock Zero-Crossing to Data Input Clock Zero-Cross (Rising Edge) to
Frequency
Crossing Invalid Frame Clock Zero-Cross (Rising Edge)
MHz MIN TYP MAX MIN TYP MAX MIN TYP MAX
65 0.24 0.37 0.24 0.38 11 12 12.5
50 0.41 0.54 0.46 0.57 13 13.9 14.4
40 0.55 0.70 0.61 0.73 15 16 16.7
30 0.87 1.10 0.94 1.1 18.5 19.5 20.1
20 1.30 1.56 1.46 1.6 25.7 26.7 27.3
(1) FCLK timing is the same as for the output data lines. It has the same relation to DCLK as the data pins. Setup and hold are the same
for the data and frame clock.
(2) Data valid is logic high = 100 mV and logic low = –100 mV
(3) Timing parameters are ensured by design and characterization; not production tested.
SPACER
注注
The above timing data can be applied to 12-bit or 16-bit LVDS rates as well. For example,
the maximum LVDS output rate at 65 MHz and 14-bit is equal to 910 MSPS, which is
approximately equivalent to the rate at 56 MHz and 16 bits.
16 版权 © 2015, Texas Instruments Incorporated
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