DS100 (v5.0) 2009
年
2
月
6
日
www.xilinx.com/cn
3
产品规范
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高达 16.4Mb 的集成模块存储器
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带有可选双 18Kb 模式的 36Kb 模块
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真双端口 RAM 单元
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可选独立端口宽度(1 位宽到 72 位宽)
- 对于真双端口运行,每端口总宽度高达 36 位
- 对简单双端口运行,每端口总宽度高达 72 位(一个读取端口
和一个写入端口)
- 支持 9 位、18 位、36 位和 72 位宽度的存储器位数及奇偶校
验/边带存储器
- 从 32Kx1 到 512x72 的配置(从 8Kx4 到 512x72 用于 FIFO
运行)
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多速率 FIFO 支持逻辑
- 具有完全可编程近满标志和近空标志的满标志和空标志
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支持同步 FIFO,没有标志不确定的问题
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用于提高性能的可选流水线级数
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字节写入功能
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专用级联布线,无需 FPGA 其他连线即可配成 64K x 1 存储器
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满足高可靠性存储要求的集成可选 ECC
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针对 18 Kb(及以下)运行的特殊降功耗设计
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多达 6 个时钟管理模块 (CMT)
- 每个 CMT 包含 2 个 DCM 和一个 PLL,时钟发生器总数多达
18 个
- 灵活的 DCM 到 PLL 或 PLL 到 DCM 级联
- 精密时钟去歪斜和相移
- 灵活的频率综合
- 多种运行模式,便于性能权衡决策
- 提高最大输入/输出频率
- 精细相移分辩率
- 输入抖动滤波
- 低功耗运行
- 相移范围大
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可实现优化低抖动时钟和精确占空比的差分时钟树结构
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32 个全局时钟网络
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除了全局时钟外,还提供局部时钟、I/O 时钟和本地时钟。
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多达 1,200 个用户 I/O
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提供从 1.2V 到 3.3V 的广泛的 I/O 标准选择范围
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极高的性能
- 高达 800Mb/s 的 HSTL 和 SSTL(在所有单端 I/O 上)
- 高达 1.25Gb/s 的 LVDS(在所有差分 I/O 对上)
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真正的差分片上终端
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输入和输出 I/O 同边沿采集
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支持广泛的存储器接口
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25x18 补码乘法运算
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用于提高性能的可选流水线级数
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用于乘法累加 (MACC) 运算的可选 48 位累加器,可选择将累加
器级联为 96 位
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用于复杂乘法运算或乘加运算的集成加法器
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可选按位逻辑运行模式
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每个 Slice 具有独立的 C 寄存器
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在一个 DSP 列中完全可级联,无需外部布线资源
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与 SelectIO 技术配合使用,简化源同步接口
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所有 I/O 模块均内置逐比特去歪斜功能(所有输入和输出上的可
变延迟线)
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专用的 I/O 时钟和区域时钟资源(引脚和时钟树)
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所有 I/O 均内置数据串行器和解串器逻辑,支持相应的时钟分
频器
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每个 I/O 提供速率高达 1.25Gb/s 的网络/电信接口
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与 Virtex-4 器件相比,平均提升 1 至 2 个速度级
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具备可级联的 32 位可变移位寄存器或 64 位分布式存储器功能
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优异的布线架构,增强了对角布线功能,连接模块与模块之间的
中间连线极少
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支持多达 330,000 个逻辑单元,包括:
- 多达 207,360 个具有时钟使能的内部架构触发器
(XC5VLX330)
- 多达 207,360 个真 6 输入查找表 (LUT),总 LUT 位数超过
1,300 万
-
双 5-LUT 提供 2 个输出模式提高了利用率
- 逻辑扩展式多路复用器和 I/O 寄存器
Virtex-5 FPGA
逻辑
550MHz
集成模块存储器
550MHz
时钟技术
SelectIO
技术
550MHz DSP48E Slice
ChipSync
源同步接口逻辑
R
Virtex-5
系列概述