南京大学流水线处理器开发：Verilog HDL实现与架构设计

本项目旨在使用Verilog HDL语言开发一个流水线处理器，该处理器主要针对特定的指令集进行设计，不支持溢出。项目的核心组成部分包括数据通路（datapath）和控制器（controller）。以下是关键知识点的详细说明： 1. **指令集**： - 指令集包含多种算术运算指令，如：add、addu、sub、subu等，以及逻辑运算指令如：and、or、nor、xor、slt、sltu等。 - 加法/减法带立即数操作(addi、addiu、andi、ori、nori、xori、slti、sltiu)。 - 字节/半字/字加载和存储指令(lw、lh、lhu、lb、lbu、sw、sh、sb)。 - 条件分支指令如：beq、bne。 - 控制转移指令如：J（跳转）、jal（无条件跳转）、jr（相对跳转）。 2. **流水线设计**： - 为了提高处理器性能，采用流水线设计，避免了冒险和转发问题，确保指令执行的连续性。 - 数据通路通过增加流水寄存器来实现多阶段并行处理，提高指令执行效率。 3. **数据通路组件**： - 数据通路（Datapath）部分设计： - IM (Instruction Memory)：容量为2KB，用于存储32位的指令，共512个字。 - DM (Data Memory)：容量为4KB，用于存储程序数据，1024个32位字。 - 参考架构图（Figure1）仅作为指导，设计者可以根据需求优化数据通路结构，但需保持与整体设计的一致性。 4. **模块化与层次化设计**： - 项目采用模块化和层次化结构，包括顶层的mips.v文件，以及control、datapath下的子模块，如control.v、im.v、dm.v等。 - 控制器的设计需考虑到与流水线的交互，传递控制信号给下一阶段。 5. **代码加载**： - code.txt文件存储指令码，使用Verilog HDL将这些指令加载到IM中，文件格式如Figure3所示，每行对应一条指令的二进制表示。 6. **PC初始化**： - PC (Program Counter)的初始值设为0x0000_3000，便于与内存地址映射器(MAR)协调工作。 在整个项目中，设计者需确保遵循规范的目录结构、代码风格和宏定义的使用，以提高代码的可读性和维护性。流水线处理器的开发需要深入理解指令集结构、数据通路的工作原理以及流水线同步机制，同时具备良好的Verilog HDL编程技巧和调试能力。