end if;
end process;
cnt <= cntQ;
end a;
代码 1 加法计数器 VHDL 代码
图 1 加法计数器 RTL 视图
加法计数器的Test Bench代码如下所示，在ModelSim下进行功能仿真，仿真
波形结果如图 2所示。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ripple_tb is
end ripple_tb;
architecture testbench of ripple_tb is
component ripple
generic(width: integer := 4);
port(clk, rst: in std_logic;
cnt: out std_logic_vector(width - 1 downto 0));
end component;
signal clk_tb: std_logic := '0';
signal rst_tb: std_logic := '0';
signal cnt_tb: std_logic_vector(3 downto 0);
begin
UUT: ripple generic map(width => 4)
port map(clk => clk_tb, rst => rst_tb, cnt => cnt_tb);
clk_tb <= not clk_tb after 50 ns;
process
begin
rst_tb <= transport '1';
wait for 200 ns;
2
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hejunbo790522
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