;时钟与电源管理定义
;S3C2440A中的时钟控制逻辑可以产生必须的时钟信号,包括CPU的FCLK,AHB总线的
;HCLK以及APB总线外设的PCLK3C2440A内部有两个锁相环(PLL):一个提供FCLK,
;HCLK及PCLK,另一个专用于USB模块(48MHz).
;
;CLOCK_BASE时钟基地址
;LOCKTIME_OFS锁相环锁定时间计数寄存器偏移地址,相对于基址
;MPLLCON_OFSMPLL配置寄存器偏移地址,相对于基址,主时钟源PLL
;UPLLCON_OFSUPLL配置寄存器偏移地址,相对于基址,USB时钟源PLL
;CLKCON_OFS时钟控制寄存器偏移地址,相对于基址
;CLKSLOW_OFS时钟减慢控制寄存器偏移地址,相对于基址
;CLKDIVN_OFS时钟分频器控制寄存器偏移地址,相对于基址
;CAMDIVN_OFS摄像头时钟分频器控制寄存器偏移地址,相对于基址,UPLL提供
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;CLOCK_SETUP时钟设置
;LOCKTIME_ValPLL锁定时间计数器值
;MPLLCON_ValMPLL配置寄存器值
;UPLLCON_ValUPLL配置寄存器值
;CLKCON_Val时钟配置寄存器值
;CLKSLOW_Val时钟减慢控制寄存器值
;CLKDIVN_Val时钟分频控制寄存器值
;CAMDIVN_Val摄像头分频控制寄存器值
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CLOCK_BASEEQU0x4C000000;ClockBaseAddress
LOCKTIME_OFSEQU0x00;PLLLockTimeCountRegisterOffset
MPLLCON_OFSEQU0x04;MPLLConfigurationRegisterOffset
UPLLCON_OFSEQU0x08;UPLLConfigurationRegisterOffset
CLKCON_OFSEQU0x0C;ClockGeneratorControlRegOffset
CLKSLOW_OFSEQU0x10;ClockSlowControlRegisterOffset
CLKDIVN_OFSEQU0x14;ClockDividerControlRegisterOffset
CAMDIVN_OFSEQU0x18;CameraClockDividerRegisterOffset
CLOCK_SETUPEQU0
LOCKTIME_ValEQU0x0FFF0FFF
MPLLCON_ValEQU0x00043011
UPLLCON_ValEQU0x00038021
CLKCON_ValEQU0x001FFFF0
CLKSLOW_ValEQU0x00000004
CLKDIVN_ValEQU0x0000000F
CAMDIVN_ValEQU0x00000000