HEVC编码器：16像素并行预测模块的VLSI高度流水化设计

本文主要探讨了基于HEVC (High Efficiency Video Coding) 的高度流水线化编码器帧内预测模块的VLSI (Very Large Scale Integration) 设计。HEVC作为下一代视频编解码标准，引入了更为复杂的四叉树块结构，并将帧内预测模式扩展到了35种，这种变化显著提升了编码效率。针对这一挑战，研究者刘聪、沈蔚炜等人提出了一个创新的VLSI架构，该架构支持16个像素的并行处理，旨在实现所有预测模式和各种块尺寸的兼容。 设计的核心是通用预测器，它能在不牺牲PSNR（Peak Signal-to-Noise Ratio，峰值信噪比）的情况下，利用原始像素信息来优化预测模式的选择和模块划分，确保高效编码。为了减少中间数据的存储需求，设计采用了后序遍历的方式对四叉树结构进行扫描，这样可以有效地管理计算流程。 整个设计在8967个时钟周期内能处理一个32x32的块，包括预测、模式判断和子块划分，表现出极高的处理速度。在TSMC 65纳米的CMOS工艺下，该设计能够以600MHz的工作频率稳定运行，这意味着它可以实现实时编码，支持1080p@30fps的高清视频处理。 关键词聚焦于集成电路技术、HEVC、帧内预测、高度流水化和通用预测器，同时也涉及到了后序扫描方法在设计中的应用。该研究对于视频编码技术的硬件实现具有重要意义，展示了如何通过优化设计策略来应对HEVC标准带来的复杂性，以满足现代视频流媒体的需求。