可重构并行非线性反馈移位寄存器在序列密码中的高效设计

"该资源是一篇2013年的学术论文，发表在《上海交通大学学报》上，由陈韬、杨莹等人撰写，主要讨论了面向序列密码的非线性反馈移位寄存器的可重构并行化设计。研究提出了一种结合可重构技术和并行化处理的新型架构，该架构能够灵活地重构不同结构的非线性反馈移位寄存器，并在0.18微米的CMOS工艺中实现高达172MHz的工作频率，具有高吞吐率特性。" 正文: 本文聚焦于序列密码系统中的核心组件——非线性反馈移位寄存器（Nonlinear Feedback Shift Register, NFRS），探讨如何通过引入可重构技术和并行化处理来优化其性能。非线性反馈移位寄存器是序列密码生成器的关键部分，它们用于产生伪随机比特序列，这些序列在加密通信中有着广泛的应用。 论文提出了一种创新的可重构并行化设计方法，允许在硬件层面对NFSR进行动态重构，以适应不同的序列密码算法需求。这种灵活性使得系统能适应各种不同的NFSR结构，从而增强了密码系统的适应性和安全性。此外，通过并行化处理，该设计能在单个时钟周期内完成NFSR的状态更新，极大地提高了运算速度。 在实际应用中，论文指出，在0.18微米互补金属氧化物半导体（CMOS）工艺下，设计的核心工作频率可达172MHz。以一个256级的线性反馈移位寄存器为例，当选择32作为并行度时，系统的吞吐率可以达到5.5Gb/s。这样的高速性能对于实时数据加密和解密至关重要，特别是在大数据传输和安全通信领域。 关键词强调了“序列密码”、“非线性反馈移位寄存器”、“可重构”和“并行化”等核心概念，这些是密码学和计算机硬件设计领域的关键技术。论文的研究成果不仅对理论研究有重要意义，也对实际的密码系统设计和实现提供了有价值的参考。 这篇论文通过结合可重构性和并行化，为序列密码的硬件实现提供了一种高效、灵活的解决方案，对于提升密码系统的性能和安全性具有显著贡献。其在CMOS工艺中的实际验证进一步证明了这种方法的可行性和实用性。