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表11简化的状态图功能
3.1简化状态图(续)
JEDEC标准号79‑4C
3.2基本功能
3.3复位和初始化过程对于上电和复位初始化,为了防止
DRAM无法正常工作,需要定义以下MR设置的默认值。
3.3.1上电初始化序列
功能
太太
WRA、WRAS4、WRAS8带/不带CRCSRX
RD、RDS4、RDS8
参考文献 多普勒
WR、WRS4、WRS8带/不带CRCSRE
也
功能
使能够
PDX
写
预
刷新
RDA、RDAS4、RDAS8
启用
读A
重置_n
多用途寄存器
偏微分方程
缩写功能
启动重置程序
缩写
全部预充电
自刷新条目
边界扫描模式
写一个
退出掉电
预充电
刷新、细粒度
读行为 输入掉电
十
自刷新退出
模式寄存器组
缩写
每个DRAM可寻址性(MR3A[4]):0=禁用
对DDR4SDRAM的读取和写入操作是面向突发的,从选定的位置开始,并按照编程顺序继续进行八个突发长度或四个“斩波”突发。操作从注册激活命令开始,然后是读或写命令。
与ACTIVATE命令同时注册的地址位用于选择要激活的存储体和行(x4/8中的BG0‑BG1和x16中的BG0选择存储体组;BA0‑BA1选择存储体;A0‑A17选择行;具体要求请参
见第2.8节“DDR4SDRAM寻址”)。与读或写命令同时注册的地址位用于选择突发操作的起始列位置,确定是否要发出自动预充电命令(通过A10),并“即时”选择BC4或
BL8模式(通过A12)如果在模式寄存器中启用。
CA奇偶校验延迟模式(MR5A[2:0]):000=禁用
RESET_n需要保持在0.2xVDD以下至少200us,且电源稳定,并且TEN需要保持在低于
VDDQ和(VDD‑VDDQ)<0.3伏。VPP必须与VDD同时或更早斜坡上升,并且VPP必须等于或高于
DDR4SDRAM采用8n预取架构来实现高速运行。8n预取架构与设计用于在I/O引脚上每个时钟周期传输两个数据字的接口相结合。DDR4SDRAM的单次读或写操作由内部
DRAM核心处的单个8n位宽、四个时钟数据传输和I/O引脚处的八个相应的n位宽、半个时钟周期数据传输组成。
CS到命令/地址延迟(MR4A[8:6]):000=禁用
10纳秒)。电源电压从300mV到VDDmin的斜坡时间必须不大于200ms;在斜坡期间,VDD≥
以下各节提供了详细信息,涵盖设备重置和初始化、寄存器定义、命令描述、
软后封装修复模式(MR4A[5]):0=禁用
‧VDD和VDDQ由单个电源转换器输出驱动,并且
或者
在正常操作之前,DDR4SDRAM必须以预定义的方式加电并初始化。
硬后封装修复模式(MR4A[13]):0=禁用
始终为VDD。
上电和初始化需要以下序列,如图7所示。
必须大于或等于另一侧的VSSQ和VSS。此外,一旦功率斜坡完成,VTT限制为最大值0.76V,并且
减速模式(MR3A[3]):0=1/2速率
和设备操作。
1.通电(建议将RESET_n和TEN保持在0.2xVDD以下;所有其他输入可能未定义)。
‧除VDD、VDDQ、VSS、VSSQ之外的所有引脚上的电压电平必须小于或等于一侧的VDDQ和VDD,并且
DDR4SDRAM是一种高速动态随机存取存储器,内部配置为16个存储体,4个存储体组,每个存储体组有4个存储体(对于x4/x8),以及8个存储体,
2个存储体组,每个存储体组有4个存储体(对于x16)动态随机存储器。
最大省电模式(MR4A[1]):0=禁用
0.2xVDD,持续时间至少700us,功率稳定。在RESET_n取消断言之前,CKE随时被拉“低”(最短时间
‧VrefCA跟踪VDD/2。
‧在施加VDDQ之前或同时施加VDD,且不进行任何斜率反转
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