TI DS90C383B：可编程LVDSTransmitter
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更新于2024-06-27
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"TI-DS90C383B.pdf 是TI公司的一款可编程低压差分信号（LVDS）发送器，适用于24位平板显示（FPD）链路，频率高达65MHz。该器件是SN75LVDS83和DS90C383A的改进替代品，具有多项高级功能和优化特性。"
TI的DS90C383B是一款高度集成的FPD-Link发送器，设计用于将28位CMOS/TTL数据转换为四个LVDS数据流。其主要特点包括：
1. **无外部组件的PLL（锁相环）**：该设备内置PLL，无需额外的外部元件即可工作，简化了系统设计。
2. **兼容TIA/EIA-644 LVDS标准**：确保与标准LVDS接口的兼容性，保证了与其他LVDS设备的互操作性。
3. **无需特殊启动序列**：在时钟/数据和/PD引脚之间不需要特定的启动顺序。输入信号可以在设备上电后或之前应用。
4. **低剖面56引脚TSSOP封装**：紧凑的封装降低了系统占用的空间，有利于在有限空间内的布局。
5. **输入时钟检测功能**：当输入时钟丢失或/PD引脚处于逻辑高状态时，该功能会将所有LVDS对拉低，增强了系统的稳定性与可靠性。
6. **支持扩展频谱时钟**：允许最高100kHz的频率调制，偏差范围在±2.5%的中心扩展或-5%的下扩展，这有助于减少电磁干扰（EMI）。
7. **18到68MHz移位时钟支持**：宽泛的时钟频率范围适应了不同应用场景的需求。
8. **最佳的设置时间与保持时间**：DS90C383B提供了同类产品中最佳的时序性能，确保了高速数据传输的准确性和可靠性。
此器件适用于需要高速、低噪声、低功耗数据传输的FPD应用，例如液晶显示器（LCD）、等离子显示器（PDP）和其他数字视频显示系统。其改进的性能和功能使其成为旧款产品如SN75LVDS83和DS90C383A的理想升级选择。通过使用DS90C383B，设计者可以实现更高效、更稳定的FPD链路系统，同时降低整体系统的复杂性和成本。
DS90C383B
SNLS177G –APRIL 2004–REVISED APRIL 2013
www.ti.com
Transmitter Switching Characteristics (continued)
Over recommended operating supply and temperature ranges unless otherwise specified
Symbol Parameter Min Typ Max Unit
TPPos0 Transmitter Output Pulse Position for Bit 0 (Figure 12)
(1)
f = 40 MHz -0.25 0 +0.25 ns
TPPos1 Transmitter Output Pulse Position for Bit 1 3.32 3.57 3.82 ns
TPPos2 Transmitter Output Pulse Position for Bit 2 6.89 7.14 7.39 ns
TPPos3 Transmitter Output Pulse Position for Bit 3 10.46 10.71 10.96 ns
TPPos4 Transmitter Output Pulse Position for Bit 4 14.04 14.29 14.54 ns
TPPos5 Transmitter Output Pulse Position for Bit 5 17.61 17.86 18.11 ns
TPPos6 Transmitter Output Pulse Position for Bit 6 21.18 21.43 21.68 ns
TPPos0 Transmitter Output Pulse Position for Bit 0 (Figure 12)
(1)
f = 25MHz -0.45 0 +0.45 ns
TPPos1 Transmitter Output Pulse Position for Bit 1 5.26 5.71 6.16 ns
TPPos2 Transmitter Output Pulse Position for Bit 2 10.98 11.43 11.88 ns
TPPos3 Transmitter Output Pulse Position for Bit 3 16.69 17.14 17.59 ns
TPPos4 Transmitter Output Pulse Position for Bit 4 22.41 22.86 23.31 ns
TPPos5 Transmitter Output Pulse Position for Bit 5 25.12 28.57 29.02 ns
TPPos6 Transmitter Output Pulse Position for Bit 6 33.84 34.29 34.74 ns
TSTC TxIN Setup to TxCLK IN (Figure 7) 2.5 ns
THTC TxIN Hold to TxCLK IN (Figure 7) 0.5 ns
TCCD TxCLK IN to TxCLK OUT Delay (Figure 8) 50% duty cycle input clock is assumed, 3.340 7.211 ns
T
A
= -10°C, and 65MHz for "Min", T
A
= 70°C,and 25MHz for "Max", V
CC
= 3.6V,
R_FB = V
CC
TxCLK IN to TxCLK OUT Delay (Figure 8) 50% duty cycle input clock is assumed, 3.011 6.062 ns
T
A
= -10°C, and 65MHz for "Min", T
A
= 70°C, and 25MHz for "Max", V
CC
= 3.6V,
R_FB = GND
SSCG f = 25MHz 100kHz ±
2.5%/-5%
Spread Spectrum Clock support; Modulation frequency with a f = 40MHz 100kHz ±
linear profile
(2)
. 2.5%/-5%
f = 65MHz 100kHz ±
2.5%/-5%
TPLLS Transmitter Phase Lock Loop Set (Figure 9) 10 ms
TPDD Transmitter Power Down Delay (Figure 11) 100 ns
(2) Care must be taken to ensure TSTC and THTC are met so input data are sampling correctly. This SSCG parameter only shows the
performance of tracking Spread Spectrum Clock applied to TxCLK IN pin, and reflects the result on TxCLKOUT+ and TxCLK- pins.
AC Timing Diagrams
A. The worst case test pattern produces a maximum toggling of digital circuits, LVDS I/O and CMOS/TTL I/O.
B. Figure 2 and Figure 3 show a falling edge data strobe (TxCLK IN/RxCLK OUT).
Figure 2. “Worst Case” Test Pattern
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Product Folder Links: DS90C383B
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