RM0433 Rev 5 17/3247
RM0433 Contents
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16.6.9 DMAMUX1 request generator interrupt status register
(DMAMUX1_RGSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688
16.6.10 DMAMUX2 request generator interrupt status register
(DMAMUX2_RGSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688
16.6.11 DMAMUX1 request generator interrupt clear flag register
(DMAMUX1_RGCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
16.6.12 DMAMUX2 request generator interrupt clear flag register
(DMAMUX2_RGCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
16.6.13 DMAMUX register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690
17 Chrom-Art Accelerator™ controller (DMA2D) . . . . . . . . . . . . . . . . . . 692
17.1 DMA2D introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
17.2 DMA2D main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
17.3 DMA2D functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
17.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
17.4 DMA2D pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694
17.4.1 DMA2D control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695
17.4.2 DMA2D foreground and background FIFOs . . . . . . . . . . . . . . . . . . . . 695
17.4.3 DMA2D foreground and background pixel format converter (PFC) . . . 695
17.4.4 DMA2D foreground and background CLUT interface . . . . . . . . . . . . . 698
17.4.5 DMA2D blender . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699
17.4.6 DMA2D output PFC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699
17.4.7 DMA2D output FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699
17.4.8 DMA2D output FIFO byte reordering . . . . . . . . . . . . . . . . . . . . . . . . . . 700
17.4.9 DMA2D AXI master port timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702
17.4.10 DMA2D transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702
17.4.11 DMA2D configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702
17.4.12 YCbCr support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706
17.4.13 DMA2D transfer control (start, suspend, abort and completion) . . . . . 707
17.4.14 Watermark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707
17.4.15 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707
17.4.16 AXI dead time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707
17.5 DMA2D interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 708
17.6 DMA2D registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709
17.6.1 DMA2D control register (DMA2D_CR) . . . . . . . . . . . . . . . . . . . . . . . . 709
17.6.2 DMA2D Interrupt Status Register (DMA2D_ISR) . . . . . . . . . . . . . . . . 711
17.6.3 DMA2D interrupt flag clear register (DMA2D_IFCR) . . . . . . . . . . . . . . 712
17.6.4 DMA2D foreground memory address register (DMA2D_FGMAR) . . . 713