多电压SoC电平转换电路IP核设计优化策略

电平转换电路的IP核设计是一篇深入研究在现代多电压系统-on-a-chip (SoC) 设计中的关键组件的技术论文。作者王庆霞，硕士研究生，专业领域为电路与系统，由指导教师夏银水教授指导。论文的核心议题围绕着如何有效解决在多电压SoC中电平转换电路的设计挑战。 在多电压SoC中，降低电源电压可以显著减少功耗，但这会带来延迟增加的问题，影响芯片时序。为了平衡性能和功耗，文章提出采用多电压技术，通过划分不同的电压域来区分高、低性能部分。然而，直接连接不同电压域的模块时，由于电压差可能导致负载单元的PMOS管无法完全关闭，形成漏电流，增加了不必要的功耗，甚至可能影响芯片正常运行。因此，设计高效的电平转换器对于电路的整体性能至关重要。 论文首先关注的是电平转换器的资源效率。文中提出了一个单电源电压的电平转换器IP核，目的是减少电路间的双电源电压转换所需的布线资源，避免资源紧张。这有助于优化电路结构，降低复杂度。 为了进一步降低电平转换器的功耗、延迟和占用面积，作者引入了流水线技术，将电平转换功能整合到触发器内部，形成电平转换触发器。这种创新设计使得在深亚微米工艺下，能有效应对漏电功耗问题，提高整体电路效率。 论文还强调了在整个芯片设计过程中的可测性设计的重要性，尤其是在SoC设计阶段。作者基于扫描电路设计原理，开发了一种带扫描功能的电平转换扫描触发器IP核。这种设计不仅确保了电路的功能性，还增强了测试和调试的便利性，提高了芯片的整体可靠性。 这篇论文深入探讨了电平转换电路IP核在多电压SoC设计中的关键作用，包括资源优化、功耗控制、延迟管理和可测性增强等方面，为设计高效低功耗的SoC提供了实用的解决方案。