CPLD实现简易频率计：自编程序与12864驱动

本文档详细介绍了使用CPLD（复杂可编程逻辑器件）实现的频率计程序。该程序是用VHDL编写，结构清晰且注释齐全，旨在设计一个能够测量输入时钟频率的电路。主要组成部分包括以下几个关键知识点： 1. **CPLD基础**: - 使用了IEEE库：`libraryieee;`导入了标准逻辑库，如`std_logic_1164.all`, `std_logic_unsigned.all`, 和 `std_logic_arith.all`，这些库提供了处理标准逻辑信号、无符号整数和算术运算的功能。 2. **实体（Entity）定义**: - 实体名为`pinlvjiis`，其端口定义了输入（clk, reset, clk_in）和输出（en, rs, rw, data）信号。其中，`clk`是系统时钟，`reset`是复位信号，`clk_in`是待测频率信号，而`en, rs, rw`和`data`则用于控制存储器操作和数据传输。 3. **状态机设计**: - 定义了一个名为`states`的状态机类型，包含了多个状态（st0到st6），这在CPLD频率计程序中用来管理不同操作阶段，如初始化、读取和计数等。 4. **RAM1定义**: - `ram1`是一个存储器数组，用作计数器的临时存储空间，存储了ASCII码对应的十进制数值（0到9）。 5. **信号和过程**: - 信号变量如`clk_2miao, clk_12864, lcd_clk, clk_yimiao, clk_9`被用于不同时钟频率的分频和触发。 - 过程部分中，通过`rising_edge(clk)`判断触发条件，实现了对`clk_in`信号频率的计数。例如，当`clk`上升沿到来时，程序会更新计数器`n1, n2, n3, n4`，分别对应不同范围的计数。 6. **频率分频与显示**: - 程序通过调整`n4`值进行分频，将输入频率降低至250Hz，可能是为了配合12864液晶显示器的驱动频率。同时，还处理了显示相关信号，如`clr, en_jishu, load, cout1-6`，用于控制液晶显示单元的操作。 7. **ASCII字符转换**: - 通过`cq1-9`等信号接收十进制数字，然后转换成相应的ASCII码，如`shi, bai, qian, wan`等，用于液晶显示器上显示计数值。 这份CPLD频率计程序是针对特定时钟信号的测量应用，利用VHDL实现了计数器、分频和显示功能，适合初学者学习CPLD编程以及数字逻辑设计的基本概念。