同步与异步逻辑详解：FPGA面试必备知识点

在大公司的FPGA面试中，数电部分是考察候选人对数字集成电路设计基础知识的重要环节。面试官会关注应聘者对于同步逻辑和异步逻辑的理解，这两者是时序逻辑电路设计的基础。 **同步逻辑与异步逻辑**: 同步逻辑是指所有触发器的时钟输入端共享同一时钟源，使得电路状态的变化严格依赖于时钟脉冲。例如，在汉王面试中提到的同步时序逻辑电路，如计数器或移位寄存器，状态随时钟周期同步更新，确保了输出的稳定性。相反，异步逻辑允许触发器独立于系统时钟工作，电路中的状态变化由外部输入直接决定，没有统一的时钟约束。 **时序设计的关键**: 时序设计是FPGA设计的核心挑战，主要目标是确保电路中的触发器能够正确响应输入信号，即满足建立时间和保持时间的要求。建立时间指的是数据输入在时钟上升沿到来前保持不变的时间，保持时间则是数据输入在时钟上升沿之后需要保持稳定的时间。这两个参数是防止触发器进入亚稳态状态的关键，因为亚稳态可能导致输出信号不准确，甚至引发电路故障。 **避免亚稳态**: 面试中可能会测试应聘者如何处理时钟skew（时钟信号延遲）问题，比如计算D2触发器的建立和保持时间限制。如果这些时间限制不满足，D2的输入可能无法正确锁定，从而产生亚稳态，这会导致输出不稳定。为解决这个问题，通常使用多级触发器进行同步，特别是当处理异步输入信号时，通过级联触发器来消除亚稳态的传播，保证信号的可靠传输。 **触发器建立和保持时间的重要性**: 触发器满足建立和保持时间是为了保证数据能够正确地存储并传递，避免因内部处理延迟导致输出不一致。想象触发器的D段就像一个锁存器，它需要在接收新数据后有一段时间稳定地设置状态，这样前级电路才能准确响应。如果这个过程被打断，就会出现错误输出，所以严格的时序控制至关重要。 FPGA面试中关于同步逻辑、异步逻辑、时序设计和触发器建立保持时间的问题，不仅考察了应聘者的理论知识，也检验了他们实际应用这些知识解决设计问题的能力。