异步FIFO结构解析：从单时钟到双时钟设计

需积分: 5 22 浏览量更新于2024-07-05 收藏 852KB PDF 举报

"异步FIFO结构.pdf是一个详细介绍如何设计异步FIFO的电子文档，由Vijay A. Nebhrajani撰写并由Adam Luo翻译。文档首先从单时钟FIFO的特例开始，逐步讲解更复杂的双时钟FIFO结构，包括双时钟结构的三个不同阶段，以及脉冲模式FIFO。文档强调FIFO在时钟域转换中的作用，通常用于双时钟设计，即处理两个独立的时钟。尽管单时钟FIFO在实际应用中不常见，但它为理解更复杂的设计提供了基础。" 异步FIFO是一种在两个不同时钟域之间传输数据的数据缓冲区。设计时，首要考虑的是时钟域间的同步问题，因为这可能导致数据丢失或错误。单时钟FIFO虽然不常用，但它的结构有助于理解基本原理，通常包含一个双端口RAM，允许独立的读写操作。双端口RAM避免了需要仲裁器的情况，确保在同一时刻读写操作互不影响。每个端口都有一个计数器（读指针和写指针），它们的宽度为log2(array_size)，指示当前读写位置。数据宽度也是一个关键参数，但在这个特例中，它不是主要讨论点。每次写操作后，写指针增加1，表示新的写入位置；读操作后，读指针增加1，指示下一个读取位置。状态模块是FIFO设计中的重要组成部分，它生成"空"和"满"信号。"空"信号表示FIFO中没有数据可供读取，而"满"信号则表明FIFO已满，无法接受更多写入。这两个信号对于外部电路监控FIFO的状态至关重要，防止在临界条件下进行不必要的操作，从而避免数据丢失或损坏。文档中的双时钟结构部分将更深入地探讨如何处理两个独立时钟之间的数据传输，解决时钟偏移（clock skew）和 metastability问题。脉冲模式FIFO可能是对传统双时钟FIFO的一种优化，可能涉及特殊的时钟管理技术，以提高效率和可靠性。这份文档对于理解和设计异步FIFO提供了详尽的指导，适合ASIC设计者和其他对数字系统时序处理感兴趣的工程师学习。

况下就开始了（读操作逻辑不需要等待 FIFO 变满），因此这些条件不得不修改

来存储读指针和写指针的每一个值。

有这样一个想法，那就是我们可以将存储器组织成一个环形列表。因此，如

果写指针与读指针差值大于 1 或更多，就进行读操作，FIFO 为空，这种工作方

式对于用无符号（n-bit）结构来描述的临界状态非常适合。同样的，如果读指针

与写指针的差值大于 1，就进行写操作，直到 FIFO 为满。

这将带来如下的条件：

写操作无条件的清除空标志。

write_pointer=(read_pointer+1)，读操作置空。

读操作无条件的清除满标志，

read_pointer= (write_pointer+1)，写操作置满。

注意，读操作和写操作同时都在使其指针增加，但不改变空标志和满标志的

状态。在空或满的临界状态同时读操作和写操作都是不允许的。

综上所述，我们现在能够定义 FIFO 的 status 模块，这里提供了用 VHDL 编

写的代码，由于是同步的，很容易转换成 Verilog HDL 代码。

library IEEE, STD;

use IEEE.std_logic_1164.all;

use IEEE.std_logic_arith.all;

use IEEE.std_logic_unsigned.all;

entity status is

port (reset : in std_logic;

clk : in std_logic;

fifo_wr : in std_logic;

fifo_rd : in std_logic;

valid_rd : out std_logic;

valid_wr : out std_logic;

rd_ptr : out std_logic_vector(4 downto 0);

wr_ptr : out std_logic_vector(4 downto 0);

empty : out std_logic;

full : out std_logic

);

end status;

architecture status_A of

status is

signal rd_ptr_s : std_logi

c_vector(4 downto 0);

signal wr_ptr_s : std_logic_vector(4 downto 0);

signal valid_rd_s : std_logic;

signal valid_wr_s : std_logic;

begin

empty_P : process(clk, reset)

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