FPGA SOPC实验教程：VHDL代码与电子设计实践

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"SOPC实验讲义包含了FPGA和SOPC技术的多个实验项目，旨在帮助学习者掌握VHDL编程和电子设计竞赛所需的技能。讲义由杭州康芯电子有限公司提供，涵盖了一系列从基础到高级的数字系统设计实例。" 在SOPC（System on a Programmable Chip）实验讲义中，主要围绕着FPGA（Field-Programmable Gate Array）进行了一系列的实践教学，涉及到多个关键知识点： 1. **VHDL编程**：VHDL是硬件描述语言，用于描述数字系统的结构和行为。讲义中的实验1-31涉及了从基本的组合逻辑和时序电路设计到复杂的数字系统实现，如状态机、乘法器、DDS（Direct Digital Synthesis）等，都是通过VHDL来完成的。 2. **Quartus II工具的使用**：这是Altera公司的 FPGA 设计软件，用于实现电路的逻辑综合、仿真和下载。实验1-9展示了如何使用Quartus II的原理图输入法进行设计，包括基本门电路、计数器、移位寄存器等。 3. **数字电路设计**：包括7段数码显示译码器（实验1-4）、8位扫描显示（实验1-5）、分频器（实验1-6）、移位寄存器（实验1-7）等基本数字逻辑部件的设计。 4. **模拟与数字接口**：实验1-15至1-16介绍了A/D和D/A转换器的设计，其中比较器和D/A器件用于实现A/D转换，而移位相加乘法器则展现了高效的数字计算能力。 5. **高速数字系统设计**：实验1-17和1-18涉及到流水线技术和高速数字相关器，这些都是现代数字信号处理中的关键技术。 6. **嵌入式系统**：SOPC技术强调了软硬件协同设计，实验中包括了使用PLL（Phase-Locked Loop）的DDS设计（实验1-27和1-28），以及FPGA对步进电机和直流电机的细分驱动及PWM（Pulse Width Modulation）控制（实验1-22和1-23）。 7. **图像处理与显示**：实验1-24至1-26专注于VGA图像显示控制器的设计，包括彩条信号显示和图像显示，这些都是现代消费电子设备中的常见功能。 8. **通信与接口**：实验1-34至1-38涵盖了FPGA与单片机的联合开发，以及PS/2键盘鼠标控制、VGA游戏模块设计和PC机双向通信测频模块，这些都是嵌入式系统中常见的接口技术。这些实验不仅提供了理论知识的学习，也提供了实际操作的机会，有助于提升学习者的FPGA设计能力和SOPC系统的理解，对于参与电子设计竞赛或进行相关项目开发具有很高的实用价值。

U3 : COUNTER32B PORT MAP( FIN => FSIN, CLR => CLR_CNT1,

ENABL => TSTEN1, DOUT=>DTO1 );

END struc;

7-33 󰅦FTCTRL

 7-34 

１－１２．　序列检测器设计　

《示例程序和实验指导课件位置》： \Experiments\chapter8\Ep1c3_81_SCHK\ 工程：SCHK

(1) 󰁉󰆲󰆲󰁱󰀬󰁉

(2) 󰂑󰁉󰁠󰇧󰇧󰁏󰅦󰇧󰇧

󰅦󰄤󰇧󰁱󰅰󰂈󰅣󰃖 1󰃖 0󰁏󰁠󰄤󰅶󰂾󰁠󰄿

󰄤󰆟󰄿󰄿󰅑󰂾󰅰󰁱󰂈

󰅣󰀬󰂾󰅰󰆲󰅸 8-11 

11100101󰄤󰂾(󰇱)󰁱󰂈󰅣󰃖A

󰃖B

(3)  1󰁉 QuartusII  8-11 󰄨󰄨󰅦󰇬

󰀥󰀸󰀑󰃕 No.8 10󰁉 7(PIO11)󰅦 CLR 6(PIO9)

󰅦󰆲󰇵󰅳 CLK DIN PIO10(󰇱󰇬󰂾)󰅘 AB PIO39PIO36(

󰁠 6)󰂼󰁉 2 1 2󰅦11100101

 7( 6󰅘B) 6(CLK) 8󰄤 8󰅦(󰁠 2/1 

 D8D0)󰁱󰂈󰅣11100101󰃖 6 󰀬󰂑 B A󰄿󰃖 B

(4)  2 8-3 󰅰 3 󰅸( 8 󰂈󰅣󰁏 4/ 3 󰇵

)

(5) 󰂈󰅣󰁘 VHDL(󰁖

󰆲)

(6) 󰂑󰄨󰀸



 8-11

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SCHK IS

PORT(DINCLKCLR : IN STD_LOGIC; --/󰇵󰅳/

AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --

END SCHK;

ARCHITECTURE behav OF SCHK IS

SIGNAL Q : INTEGER RANGE 0 TO 8 ;

SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8󰂈󰅣(=E5H)

BEGIN

D <= "11100101 " ; --8󰂈󰅣

PROCESS( CLK, CLR )

BEGIN

IF CLR = '1' THEN Q <= 0 ;

ELSIF CLK'EVENT AND CLK='1' THEN --󰅳

CASE Q IS

WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;

WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;

WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ;

WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;

WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ;

WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ;

WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ;

WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ;

WHEN OTHERS => Q <= 0 ;

END CASE ;

END IF ;

END PROCESS ;

PROCESS( Q ) --

BEGIN

IF Q = 8 THEN AB <= "1010" ; --󰄿 A

ELSE AB <= "1011" ; -- B

END IF ;

END PROCESS ;

END behav ;

１－１３．　ＶＨＤＬ状态机Ａ／Ｄ采样控制电路实现　

《示例程序和实验指导课件位置》： \Experiments\chapter8\Ep1c3_82_ADCINT\ 工程：ADCINT

(1) 󰁉󰆲 A/D 󰆨 ADC0809 󰅦

(2) 󰂑ADC0809 󰅦󰂑󰂾 8.2.1󰅰󰇵(󰁉 8-2)

ADC0809CMOS  8 A/D󰆨󰁖 8󰅦 8󰅰󰆨󰅰󰆨󰂠

100µs󰅦 8 󰁖󰅦 5V󰂘

󰆗󰅦 8-3 START 󰆨󰁖ALE  3 󰃕󰅗(ADDCADDB

ADDA)󰅡(IN1 IN2)󰁏 3󰅗󰃕󰅗󰁏 ALE

EOC󰆨󰆲󰆨󰂠 100µs EOC󰆨󰂾 EOC

 OE 󰃖󰅦󰆨 8 󰅡󰇚󰅡 ADC0809 

󰆨

 8-2

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ADCINT IS

PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --󰇒0809󰆨8

CLK : IN STD_LOGIC; --󰆲󰇵󰅳

EOC : IN STD_LOGIC; --󰆨󰆲󰅘󰄿󰂾󰆨

ALE : OUT STD_LOGIC; --8󰅗

START : OUT STD_LOGIC; --󰆨

OE : OUT STD_LOGIC; --3󰅦

ADDA : OUT STD_LOGIC; --󰇬󰅦

LOCK0 : OUT STD_LOGIC; --󰅳

Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8

END ADCINT;

ARCHITECTURE behav OF ADCINT IS

TYPE states IS (st0, st1, st2, st3,st4) ; --󰀍󰆲󰇑

SIGNAL current_state, next_state: states :=st0 ;

SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL LOCK : STD_LOGIC; -- 󰆨󰅳

BEGIN

ADDA <= '1';--ADDA<='0'IN0ADDA<='1'󰃖IN1

Q <= REGL; LOCK0 <= LOCK ;

COM: PROCESS(current_state,EOC) BEGIN --󰆲󰆨

CASE current_state IS

WHEN st0=>ALE<='0';START<='0';LOCK<='0';OE<='0'; next_state <= st1; --0809

WHEN st1=>ALE<='1';START<='1';LOCK<='0';OE<='0'; next_state <= st2; --

WHEN st2=> ALE<='0';START<='0';LOCK<='0';OE<='0';

IF (EOC='1') THEN next_state <= st3; --EOC=1󰆨

ELSE next_state <= st2; END IF ; --󰆨

WHEN st3=> ALE<='0';START<='0';LOCK<='0';OE<='1'; next_state <= st4;--OE,󰆨

WHEN st4=> ALE<='0';START<='0';LOCK<='1';OE<='1'; next_state <= st0;

WHEN OTHERS => next_state <= st0;

END CASE ;

END PROCESS COM ;

REG: PROCESS (CLK)

BEGIN

IF (CLK'EVENT AND CLK='1') THEN current_state<=next_state; END IF;

END PROCESS REG ; -- 󰁏current_state󰆲󰅕:REG

LATCH1: PROCESS (LOCK) -- 󰅰󰂾LOCK󰆨

BEGIN

IF LOCK='1' AND LOCK'EVENT THEN REGL <= D ; END IF;

END PROCESS LATCH1 ;

END behav;

8-3 ADC0809󰇵

(3) 󰁉 QuartusII  8-2 󰄨󰄨󰇬󰀥

󰀸󰅄 8-2  ADC0809 󰅦

󰆈󰀑󰃕 No.5󰁏󰀬ADC0809󰆨󰅳 CLK󰁖 750kHz 

󰀥START PIO34OEENABLE PIO35EOCPIO8ALEPIO33󰆲󰅳 CLKclock0

ADDA PIO32(ADDB ADDC GND)ADC0809 8 PIO23PIO16 Q󰁠

8/ 7(PIO47PIO40)

󰇵 GW48 EDA󰇱 467󰁦 0809󰇵 FPGA

󰇒 0809󰆨󰁠 GW48-CK󰇱󰃕󰄭󰆨A/D󰁉

󰂼 ADC0809 󰅰 ADCINT.sof  FPGA󰅰clock0  12MHz6MHz65536Hz 

󰁘󰁉󰆨 GW48 󰇱 ADC0809 

󰆠󰀊󰄤󰂾 8-2󰅰󰅕ADDA <= '1'󰄤󰇱 AIN1 󰁱

 0809  IN1 󰄤 8 7  ADC0809 󰇔󰅕16 󰅦󰇒 FPGA

 2  1 󰅑󰇒 0809 󰆠󰀊4

(4) 󰂾󰂑 8-2 󰁉󰆲󰅑󰆲

(5) 

１－１４．　数据采集电路和简易存储示波器设计　

《示例程序和实验指导课件位置》： \Experiments\chapter8\Ep1c3_83_RSVSCP\ 工程：RESV

(1) 󰄈 LPM RAM  VHDL󰂎󰅦󰁉󰁉 A/DD/A󰁱FPGA

 HDL 󰁱󰂑

(2) 󰂑󰆗󰄄 7.2󰁉 FPGA󰅑󰅦 0809

󰆨 8󰅦󰅰󰂾󰅼󰁏()

󰅰󰁖󰅶

1 RAM󰁋󰁉 RAM 󰁱 FPGA

󰂾󰅗 1 󰇵󰀶

2FPGA EAB/ESB󰂾 Altera FPGA󰅰󰁖󰁠 EAB 

3󰁏 EAB  FIFOFIFO 󰁠󰁉󰇵 A/D 

󰁠A/D  8-15 󰂑󰅰󰂎

1. 󰂎 ADCINTADCINT 󰅦 0809󰆲 VHDL󰀍󰁱 8-2

󰇵 8.2.1

2. 󰂎 CNT10B 8-12 CNT10B 󰅰󰁖󰁉󰁠 RAM  9 󰅗󰇵󰅳 CLK0 󰁏 WE

󰅦WE=’1’CLK0=LOCK0LOCK0 󰇒 0809 󰅦 LOCK0󰅼󰄤

󰁠󰂮RAM 󰅗󰅳 inclock=CLKOUT=LOCK0 LOCK0  0809 

 RAMRAM8B󰅰

 WE=’0’󰁠󰅙󰂮 RAM 󰅰 CLKOUT=CLK0=CLK=󰆲󰇵

󰅳 65536Hz󰁏󰁠 CLK RAM 󰅗󰄤󰂾 RAM  Q[7..0]

 DAC0832 0809 

3. 󰂎 RAM8B󰄤 LPM_RAM8 9 󰅗WREN 󰁖

(3)  1 ADDA=1󰇒 0809 IN1 󰁉󰁘

󰄨󰂾 Cyclone 󰅰󰀸󰁉 QuartusII 󰂾 RAM/ROM 

 RAM 󰅰

(4)  2󰁋󰄨 8-15 START 󰁖󰁖 ADCINT

󰁉 START 

 8-15 ADC0809 RSV.bdf

(5)  3 8-15 󰄨󰀥󰀸 8-27-10809 0832

󰀥󰂎ADCINT󰀥 8-2WE 󰁉 1󰅦CLK clock0󰃕

64Hz󰃕󰅳󰇵󰆲󰇵󰅳󰀸󰅰󰀑󰃕 No.5+/-12V󰂘

WE=’1’ 1󰅣󰂮󰁏󰁠󰄤󰅰󰅣 ADDA <= '1'󰇒 AIN1

󰆨 RAM 󰅰 1 WE=’0’clock0 

󰃕 16384Hz󰃕󰅳󰅰󰁠 RAM 󰅰 QuartusII  RAM 󰂾

 RAM 󰅰

(6)  4󰅰󰅣 ADDA <= '0'󰁏 AIN0 AIN0󰇒󰂘

󰇒

+/-12V󰂘 GW48󰆗󰁘JL11󰇷L_F󰇷JP18INPUT 

󰁱󰁘󰅳 64Hz 󰁉󰇷JP17OUTPUT 󰁱󰇬󰇱JL10󰇶AIN0

󰄤 64Hz  0809  IN0 󰆠󰀊󰄤 8-2/12 󰅰󰅣 ADDA <= '0'

JP18󰆗󰁘WAVE OUT󰄿󰁉󰅕󰂾 4V

󰆠󰀊󰁉 CLK=64RAM 󰅰󰁉󰅳clock0

 16384Hz

 1  RAM 

(7)  5󰄗󰂑󰀚 RAM 󰅰

󰄽󰅼󰆲 RAM 󰅰󰂎 CNT10B󰅎 RAM 󰅰

 D/A󰂾󰄽

(8)  6󰂾 8-15 󰅰󰃚󰅳󰁱󰅗󰅳󰅢

 D/A󰅦 X󰁉 Y󰁏󰂑 D/A RAM 󰅰

󰁏󰄽󰅦

 8-12

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10B IS

PORT (LOCK0,CLR : IN STD_LOGIC;

CLK : IN STD_LOGIC;

WE : IN STD_LOGIC;

DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0);

CLKOUT : OUT STD_LOGIC );

END CNT10B;

ARCHITECTURE behav OF CNT10B IS

SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0);

SIGNAL CLK0 : STD_LOGIC;

BEGIN

CLK0 <= LOCK0 WHEN WE='1' ELSE

CLK;

PROCESS(CLK0,CLR,CQI)

BEGIN

IF CLR = '1' THEN CQI <= "000000000";

ELSIF CLK0'EVENT AND CLK0 = '1' THEN CQI <= CQI + 1; END IF;

END PROCESS;

DOUT <= CQI; CLKOUT <= CLK0;

END behav;

１－１５．　比较器和Ｄ／Ａ器件实现Ａ／Ｄ转换功能的电路设计　

《示例程序和实验指导课件位置》： \Experiments\chapter8\Ep1c3_84_DAC2ADC\ 工程：DAC2ADC

(1) 󰂷󰆲

(2) 󰂑 8-16󰁉 LM311  DAC0832 8 A/D󰆨󰇵󰂑

 vi󰁠 LM311  +󰁏 FPGA󰇒󰁠 DAC0832 LM311  -

 vc vc<viLM311  1’1’  vc>viLM311 󰂾 LM311

󰁏’1’’0’󰆨󰄝FPGA 0832 󰁱 vi󰄿󰁏 vi

(3)  1 8-13  8-16 󰅰 FPGA󰆈

󰀥󰀓󰃕 No.5󰅳 CLKclock0CLR 1DD[7..0] PIO31-PIO24LM311

 PIO37 DISPDATA[7..0]󰁏 8 7(PIO47-PIO40) FPGA󰂼+/-12V

󰂘clock0  65536Hz GW48 EDA󰇱 45󰁦󰆠󰀊 5

FPGAPIO37 󰁱 LM311 󰄤 No.5󰀬󰅰󰁏0832 

󰁱 LM311  3󰇱AIN0󰁱 LM311  2󰀚󰁠 AIN0

󰁏󰁠AIN1󰁱AIN1󰁱AIN0 AIN0󰇵

󰇬󰇱󰇷JL10AIN0AIN1󰁉󰇵󰅰

󰅕󰁉 CLR󰇃󰁱󰄿󰅕

󰄤󰅕

 8-16  D/A  A/D 

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