FPGA编程基础： PAL/GAL与CPLD技术与Verilog HDL设计实例

FPGA开发与计算机体系结构课程资料涵盖了早期可编程逻辑器件如PAL/GAL的历史与技术背景。这些早期器件大多基于ECMOS工艺，CPLD则沿用此工艺，但也有一些采用Flash工艺。Verilog HDL是一种广泛应用于FPGA设计的语言，其语法结构具有特定的特点： 1. 触发器的生成：在Verilog中，如`always @(posedge clk or negedge reset)`这样的语句定义了事件敏感的赋值语句，当条件满足时，可能导致触发器的创建，用于存储状态信息。例如，变量的不变值会导致触发器在综合时被转换为硬件电路。 2. 数值表示：十六进制整数（h或H）和不确定值(x)、高阻值(z)都是合法的数值类型。`b`的值会被立即赋给新值`a`，且赋值操作完成后才会执行后续指令。 3. 块语句：Verilog支持两种类型的循环结构，即`for`循环，它由初始值设定、循环条件和迭代表达式组成，用于控制语句的重复执行。时间单位包括秒(s)、毫秒(ms)等。 4. 模块描述层次：一个Verilog模块可以有不同层次的描述，如系统级(system level)，使用case语句等高级结构对外部行为进行建模，同时声明输入端口如`assign{cout, sum} = a + b + cin`，以及输出端口和内部状态变量。 5. 示例模块：课程中提供了几个实例，如8位计数器、投票系统、4选1数据选择器、奇偶校验位生成器等，展示了如何使用Verilog实现基本功能。计数器模块通过`assign cout = &out & cin`计算输出，奇偶校验位生成器则利用异或(`^`)和非(`~`)运算符生成。 6. 定时逻辑：如`always @(posedge clk or negedge reset)`中的例子，描述了时钟信号(clk)和复位(reset)触发的状态更新，当复位信号有效时，会初始化内部逻辑。 这门课程的核心内容围绕着FPGA设计的原理，包括基础的PLD与CPLD技术，以及使用Verilog HDL进行高级逻辑设计，涉及到模块设计、触发器应用、循环控制和同步时序逻辑的实现。学习者将能够掌握如何编写和调试基于Verilog的FPGA设计代码，为实际项目打下坚实的基础。