1抽头DFE优化：LPDDR5 SoC DRAM PoP系统6.4Gbps SI分析与挑战

本文主要探讨了LPDDR5信号完整性在设计高速SoC DRAM PoP系统中的关键问题，特别是在6.4 Gbps速度下采用1抽头决策反馈均衡（DFE）技术的应用。信号完整性（SI）分析是本研究的核心，针对的是系统在SS拐角处工作时，VDDQ电压为0.47V的情况。 DFE作为一种有效的信号调理技术，已经在诸如USBSS和PCIe等串行差分接口中广泛应用，它通过减轻反射引起的互调失真（ ISI），显著提升了信号的质量，表现为增大了眼睛孔径。然而，将DFE引入LPDDR5并行单端接口是一项创新性的尝试，因为JEDEC标准对眼睛孔径的定义分为两个不同的时序规范：@Vref+/-0mV和@Vref+/-50mV，其中Vref是指眼睛中心的参考电压，用来衡量眼睛张开的程度。 研究发现，对于写入期间的信号通道，1抽头DFE的最佳反馈权重约为5mV。这个权重在Vref+/-50mV时可以优化眼睛孔径，同时不会影响Vref+/-0mV时的性能。然而，如果进一步增加反馈权重，可能会导致过度均衡，反而在Vref+/-0mV时引起眼睛孔径减小，尽管在Vref+/-50mV时仍有所提升。 这项研究的重要意义在于，它揭示了如何在LPDDR5系统中适当地运用DFE，以平衡不同电压条件下的信号质量，这对于保证高速数据传输的稳定性和可靠性至关重要。此外，文章还强调了与QTI公司合作的Ted Mido of Synopsys在信号完整性分析中的贡献，以及Qualcomm Technologies, Inc.在LPDDR5 SoC、DRAM内存设备、PoP封装、信号完整性、反馈权重和过均衡控制等方面的专业知识。 总结来说，这篇论文提供了深入理解LPDDR5信号完整性问题的宝贵见解，特别是在使用1抽头DFE时如何优化参数以满足JEDEC标准要求，这对于设计和优化下一代高速存储解决方案具有实际指导价值。