高速电路设计与硬件面试知识点整理

"2018年应聘硬件工程师的笔试面试整理，主要涵盖了高速电路设计的知识点，包括高速和低速电路的区分、阻抗匹配、电容电感在不同频率下的行为以及信号传输路径长度的影响。" 在硬件设计中，高速电路设计是一个重要的领域，特别是在现代电子设备对数据传输速度和系统性能的需求日益增长的情况下。高速电路设计的挑战在于，信号在导线上的传播不再可以被简化为理想的瞬时过程，而是要考虑电信号的传播时间和线路的分布参数，如分布电阻、分布电容和分布电感。这些因素在低速电路中可能不显着，但在高速环境中则变得至关重要。因此，普通的导线在高速设计中被称为传输线，设计者需要遵循特定的标准来确保信号的质量和完整性。 首先，区分高速和低速电路的一个常见误区是仅依据信号周期频率Fclock。实际上，关键在于信号的有效频率Fknee，它通常由信号的上升时间Tr决定，Fknee=0.35/Tr。在没有具体电路时，我们可以假设Tr大约为信号周期的7%，对应的Fknee是Fclock的7倍。然而，对于极高频信号（例如1GHz以上），由于上升时间可能达到信号周期的20%，使用Fknee公式可能不再适用，而这类信号本身就很难定义为高速还是低速。 另一个误区是将电容和电感视为理想的器件。在低速电路中，电容可能被视为开路，电感被视为短路。但在高速电路中，随着频率的增加，电容表现得像短路，电感则表现得像开路。这是因为它们的电抗值与频率成反比，导致在高频下电容的阻抗极小，电感的阻抗极大。 高速与低速电路的区分还涉及到信号传输路径的长度。如果信号线长度L小于U*1/6，那么可以认为是低速信号；否则，视为高速信号。这里的U是信号线的有效长度，可以通过0.35/Fknee与信号在PCB上的走线延时DD（单位为ps/inch）计算得出。此外，信号在介质中的传输速度取决于介电常数Er，例如在空气中，传输速度约为300000000m/s。 总结来说，高速电路设计需要考虑的因素复杂，包括阻抗匹配、信号的频率特性以及传输线的物理长度。理解并掌握这些基本概念对于硬件工程师来说至关重要，特别是在应对高速信号的挑战时。在面试或笔试中，深入理解这些知识点可以帮助应聘者展示他们在硬件设计领域的专业性。