Sony DSD DSF 音频格式规范中的'intersect'构造解析
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更新于2024-08-08
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本文档详细介绍了System Verilog Assertions(SVA)中的“intersect”构造,主要关注其在音频文件格式规格书中的应用。SVA是一种强大的设计验证工具,用于描述和检查设计属性。
在SVA中,“intersect”构造类似于“and”运算符,但有更严格的要求。两个序列必须在相同的时钟边缘开始,并在同一时钟边缘结束,即它们的长度必须相等。这种构造主要用于检查两个事件序列是否完全重叠,而不是简单地同时发生。属性`p28`通过使用“intersect”构造来检验两个序列`s28a`和`s28b`是否满足这一条件。序列`s28a`定义了在时钟上升沿后`a`信号持续1到2个时钟周期,然后`b`信号跟随;序列`s28b`则定义了`c`信号在上升沿后2到3个周期后紧接着`d`信号。
属性`p28`的断言`a28`会在模拟中不断检查这两个序列是否在相同时间窗口内完全匹配。如果因为任何原因(如序列长度不匹配、序列未成功匹配等)导致断言失败,将在波形图中体现出来。例如,如果一个序列提前或延迟,或者在预期的时间窗口内没有出现,都会导致断言失败。通过与使用“and”构造的断言`a27`的比较,可以更清楚地理解“intersect”和“and”的区别。
传统上,设计验证依赖于过程语言如Verilog来实现断言,但这存在一些局限性,例如对时序控制不足、代码冗长难以维护,以及处理并行事件的能力有限。而System Verilog断言解决了这些问题,提供了一种描述性的、时序控制强大的语言,便于维护和测试复杂的并发事件。SVA还内置了功能覆盖收集机制,简化了覆盖率分析。
举例来说,一个简单的Verilog断言检查两个信号`a`和`b`不能同时为高电平,而对应的SVA实现可以更精确地描述和控制时序关系,如验证在`a`高电平的下一个到第三个时钟周期内,`b`必须变高。这种高级的断言语言特性使得SVA成为系统级验证的重要工具,能够更有效地检测和避免设计错误。
2021-05-01 上传
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LI_李波
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