VHDL设计进阶：常数、变量与信号的使用

"EDA技术实用教程第三版关于VHDL设计进阶的知识讲解，重点介绍了数据对象，包括常数、变量、信号以及它们在进程中的赋值差异。" 在电子设计自动化（EDA）中，VHDL是一种广泛使用的硬件描述语言，用于设计和验证数字系统。本教程的第六章深入探讨了VHDL设计的高级特性，特别是数据对象的使用，这对于理解和创建有效的VHDL代码至关重要。 6.1.1 常数 常数在VHDL中扮演着固定不变的值的角色，不可在程序运行时修改。定义常数的语法是： ``` CONSTANT 常数名：数据类型 := 表达式； ``` 例如，定义一个标准位矢类型的常数FBT和一个整数类型的常数DATAIN： ``` CONSTANT FBT: STD_LOGIC_VECTOR := "010110"; CONSTANT DATAIN: INTEGER := 15; ``` 6.1.2 变量 变量则可以改变其值，通常在算法或计算过程中使用。变量的赋值和定义语法如下： ``` 目标变量名 := 表达式 VARIABLE 变量名: 数据类型 := 初始值; ``` 如定义一个整数范围在0到15之间的变量a和一个初始值为1的标准逻辑位变量d： ``` VARIABLE a: INTEGER RANGE 0 TO 15; VARIABLE d: STD_LOGIC := '1'; ``` 6.1.3 信号 信号在VHDL中模拟硬件连接，可以在设计的不同部分之间传递信息。信号的定义和赋值语法如下： ``` SIGNAL 信号名：数据类型 := 初始值; 目标信号名 <= 表达式 AFTER 时间量; ``` 信号赋值采用“<=”操作符，并且可以指定延迟。例如，定义几个整数信号： ``` SIGNAL a, b, c, y, z: INTEGER; ``` 在进程中，如以下示例所示，可以处理信号的赋值： ``` PROCESS(a, b, c) BEGIN y <= a + b; z <= c - a; y <= b; END PROCESS; ``` 6.1.4 进程中的信号与变量赋值 在进程中，信号和变量的赋值有明显的区别。变量的赋值是立即完成的，而信号的赋值会在进程结束时才生效。这种行为特性在表6-1中进行了比较： | 功能 | 信号（SIGNAL） | 变量（VARIABLE） | | ---- | -------------- | --------------- | | 基本用法 | 作为电路中的信号连线 | 作为进程中局部数据存储 | | 适用范围 | 整个结构体内 | 只能在定义的进程中 | | 行为特性 | 进程最后赋值 | 立即赋值 | 通过两个实例来说明这一点： **例6-1** 定义了一个使用变量QQ的DFF（D Flip-Flop）结构： ```vhdl ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS(CLK) VARIABLE QQ: STD_LOGIC; BEGIN IF CLK'EVENT AND CLK='1' THEN QQ := D1; END IF; END PROCESS; Q1 <= QQ; END; ``` 在这个例子中，变量QQ在进程内部存储D1的值，然后在进程结束后将QQ的值赋给Q1。 **例6-2** 使用信号QQ实现相同的功能，但QQ现在是信号而非变量： ```vhdl ARCHITECTURE bhv OF DFF3 IS SIGNAL QQ: STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN QQ <= D1; END IF; END PROCESS; Q1 <= QQ; END; ``` 在这个例子中，QQ的赋值在CLK边沿检测后立即生效，但更新Q1的值需要等到进程结束。 通过理解这些基本的数据对象和它们在VHDL进程中的行为，设计师能够更好地控制硬件设计的行为并有效地描述复杂的数字系统。