基于FPGA的单精度浮点数乘法器设计：优化算法与高速实现

本文主要探讨了基于FPGA的单精度浮点数乘法器的设计。该研究是在武汉大学物理科学与技术学院进行，由旷捷、毛雪莹和彭俊淇三位作者在导师黄启俊和常胜的指导下完成，作为硕士研究生期间的重要研究成果。论文的核心内容围绕以下几个关键点展开： 1. 设计结构：乘法器采用了五级流水线架构，这种设计可以提高运算的并行性和吞吐量，通过减少部分积的数量和优化部分积累加的过程，显著提升了计算效率。 2. 算法改进：论文中提到的改进的带偏移量的冗余Booth3算法是一种优化策略，它结合了冗余计算和Booth编码的优点，减少了乘法所需的乘法和除法操作次数，从而简化了电路实现。 3. Wallace树结构：跳跃式Wallace树是一种高效的数据压缩方法，用于处理尾数部分的乘法，通过减少中间结果的存储需求，进一步节省了资源，并且提出了使用部分相加技术来处理 Wallace 树产生的两个伪和，提高了运算速度。 4. 特殊值处理：为了保证乘法器的健壮性，设计中还包括了特殊值处理模块，能够正确处理诸如无穷大、零和NaN等非正常输入，增强了乘法器的鲁棒性和准确性。 5. 硬件平台验证：论文的结果在Altera DE2开发板上进行了实际测试，结果显示，该单精度浮点数乘法器能够在Cyclone II EP2C35F672C6器件上运行，实现了高达212.13MHz的工作频率，这表明了设计的高性能和实用性。 关键词：改进的带偏移量冗余Booth3算法、跳跃式Wallace树、单精度浮点数乘法器、FPGA技术。这篇论文不仅提供了理论设计，还展示了在实际硬件平台上的实现效果，对于理解和应用FPGA在浮点数乘法等高性能计算任务中的优势具有重要的参考价值。