FPGA校招笔试精华:同步FIFO深度计算与抗混滤波应用

本资源是一份针对FPGA校招面试的笔试经验总结,主要涵盖了以下几个知识点:
1. **同步FIFO深度计算**:同步FIFO的设计中,关键在于理解写入和读取的数据速率比。题目给出的例子中,每100个写时钟周期可以写入80个数据,每10个读时钟周期可以读出8个数据。当写时钟频率(w_clk)等于读时钟频率(r_clk)时,可以通过以下公式计算FIFO的最小深度:
```
fifo_depth = burst_length - (burst_length * X / Y) * r_clk / w_clk
```
在提供的例子中,第一个例子中深度为32,第二个例子中深度为48。
2. **2选1 MUX用于异或逻辑**:关于MUX的数量,开始时认为需要3个,但实际上是错误的。实际上,只需要两个2选1 MUX通过级联实现异或逻辑,因为每个MUX可以处理两种输入的一种,组合起来就能完成异或操作。
3. **抗混滤波**:在模拟信号数字化(采样)过程中,抗混滤波器的作用是去除由于采样不足可能导致的频率混叠现象。根据奈奎斯特采样定律,采样频率应至少是信号最高频率的两倍。实际应用中,通常在采样前采用低通滤波器,截止频率fc确定为采样频率的一半减去一小部分余量,如fc = fz / 2.56。
4. **线与逻辑与上拉电阻**:线与逻辑是通过两个输出信号并联实现“与”功能,可以利用OC或OD门,为了保证逻辑稳定,需要在输出端添加一个上拉电阻,防止输出悬空。
5. **与非门的非门使用**:将二输入与非门当作非门使用时,由于与非门具有“有0出0,全1出1”的特性,当将其一端接至逻辑0时,相当于实现了非门的功能。因此,将与非门的非门输入端接到高电平,即可将其视为非门使用。
这份总结提供了FPGA面试中常见的问题及解答,对于准备FPGA方向校招的同学来说,这些内容有助于理解和掌握基本概念,并提升考试应对能力。
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