VTC&TDC技术提升ADC性能：新型SARADC与Ring-TDC应用分析

"这篇读书笔记主要探讨了在ISSCC 2022会议中的两项ADC（模拟数字转换器）技术创新，分别针对不同的速度和分辨率需求。第一部分关注的是10GS/s、7-8b的转换速率和精度，而第二部分则涉及260MS/s、12b的转换速率和精度。" 首先，针对10GS/s、7-8b的应用场景，传统的解决方案是使用Flash ADC，虽然其转换速度快，但功耗和面积较大。另一种方案是TI（时间间隔）SAR（逐次比较）ADC，然而单路SAR ADC在达到1GS/s的速度时存在挑战，需要大量的时间间隔计数器（TI），对驱动器的要求较高，可能导致功耗和复杂性增加。为解决这些问题，新的设计提出了一种基于VTC（电压时间转换器）和TDC（时间到数字转换器）的2xTI 2-step ADC方案。该方案通过选择性延迟调节（SDT）改进了SAR TDC的能效，并利用延迟跟踪流水线技术提升了SAR TDC的速度。新设计实现了两路时间交织，单路可达5GS/s的转换速率，且具有8位精度。与之相比，3位5GS/s的Flash TDC功耗为4.7mW，5位4GS/s的 pipeline SAR TDC功耗为6mW，同时集成了S&H（采样保持）和VTC电路，采用共同模式斜坡，通过单个电流镜消除失配问题。SAR TDC的工作原理是通过延迟单元实现，但单元之间的不匹配和多路复用器的抖动是需要解决的问题。 接下来，笔记讨论了针对260MS/s、12b的高速高精度应用。传统的SAR ADC在相同速度下受限于噪声，而pipeline-SAR ADC需要RA增益校准。tdc-assisted pipeline-sar adc尽管引入了TDC以提高精度，但TDC的速度较慢，对PVT（工艺、电压、温度）变化的鲁棒性不足。为克服这些挑战，新方案提出了一种基于6ring TDC的两级pipeline结构。采用“ping-pong”策略提升了速度，通过passive inter-stage gain Ring TDC辅助的Pipeline SAR架构，结合7b top-plate sampling SAR和6b ping-pong ring TDC。第二级CAP（电容阵列）添加了dummy & calibank，通过前台手动校准calibank来提高稳定性，而dummy bank有助于减少kickback噪声。Ring TDC由9级反相器组成，其非线性可以通过Ring-TDC的QTZ（量子化时间零）原理进行补偿。每个时延单元（Tdly_unit）约为20ps，在22nm工艺下，dff（触发器）采用一级动态结构，仿真结果显示jitter仅为290fs，远小于20ps的时延单位，确保了良好的时间分辨率。 总结来说，这两项创新在ADC设计中实现了速度和精度的优化平衡，分别适用于高速低分辨率和低速高分辨率的应用，通过新颖的架构和电路技术，解决了传统ADC设计中的功耗、速度、精度和稳定性问题。