瑟如电子双通道TDC IP核:Zynq评估版

需积分: 24 9 下载量 80 浏览量 更新于2024-09-02 收藏 776KB PDF 举报
"瑟如电子科技提供了基于Zynq的双通道TDC (Time-to-Digital Converter) IP核的评估版,适用于Zynq 7020及以下型号。此IP核采用加密网表,拥有AXI-lite和AXI-Stream接口,与Zynq的PS或Microblaze兼容。它接受50MHz单端时钟输入,包含两路时间戳功能,并具备片上自校准机制,适应宽温工作环境。免费评估版的IP核在每次上电后可工作约半小时,4小时后恢复,持续上电则保持该周期。IP核绑定芯片的DeviceDNA,需要评估的用户需联系瑟如电子。公司还提供超过2通道或基于更高级别器件的TDC IP核定制服务。" 双通道TDC IP核是瑟如电子科技开发的一款高精度时间测量解决方案,主要用于数字信号处理领域,例如同步脉冲测量、脉冲宽度分析等应用。该IP核的核心特性包括: 1. **两路时间戳**:能够同时对两个独立的输入脉冲进行时间戳测量,提供精确的时间间隔信息。 2. **自动片上校准**:内置自校准功能,确保在温度变化等环境因素影响下仍能保持高精度测量。 3. **TDC配置**:支持灵活配置,以适应不同的测量需求。 4. **时间戳数据输出**:通过AXI-Stream接口输出测量结果,可以处理大量数据,最高可达2048个测试点每通道,连续测量速度可达30Msa/s。 5. **接口设计**: - **脉冲输入接口**:接收外部脉冲信号。 - **配置接口**:通过AXI-lite接口进行IP核的参数配置。 - **时钟输入**:使用50MHz单端时钟,方便接入板载晶振。 - **内部复位信号**:用于IP核的初始化。 - **数据输出接口**:提供测量结果的输出。 - **时钟锁定指示**:显示时钟是否稳定。 - **IP资源占用**:详细列出IP核在 FPGA 资源上的占用情况。 6. **SDK函数**:瑟如电子还提供了软件开发工具包(SDK),包含一系列函数,用于与IP核的交互和数据处理。 在实际应用中,用户可以参考基于黑金Zynq AX7020开发板的示例进行系统设计,包括配置接口、时钟输入和数据输出接口的连接方法,以及开发工具和资源的使用说明。通过SDK函数介绍,用户可以了解如何使用这些函数来控制和读取IP核的数据,进一步实现系统的集成和功能实现。 瑟如电子的双通道TDC IP核是一个高性能、易于集成的解决方案,适用于需要精确时间测量的各类应用场景,且提供了全面的评估和开发支持。