高精度Σ.ΔADC中的数字降采样滤波器设计与优化

这篇博士学位论文详细探讨了高精度ΣΔ模数转换器（ΣΔ ADC）的研究与设计，特别是在数字降采样滤波器的应用。作者吴笑峰在微电子学与固体电子学领域，由导师刘红侠指导，于2009年完成此工作。 在ΣΔ ADC中，数字降采样滤波器起着关键作用。这种滤波器主要用于过采样信号的处理，将6.144 MHz的输入信号采样频率降低到48 kHz的输出信号采样频率，降采样率为128。该滤波器的目标包括移除量化噪声，这主要是因为ΣΔ调制器会将量化噪声推向高频区域。通过数字滤波，可以将这些高频噪声滤除，以提高信号的量化精度。此外，降采样滤波器还用于降低采样率，减少由于过采样带来的冗余数据，使系统能在低频时钟下高效工作。滤波器还承担着抗混叠的任务，防止量化噪声在降采样过程中产生混叠现象。 论文指出，数字降采样滤波器的设计需要兼顾面积和功耗的优化。设计者需要对滤波器的结构进行选择，并在具体电路实现中进行详细的分析和优化。滤波器的性能参数如通带频率、阻带频率、通带波纹和阻带衰减都是决定其性能的关键因素。例如，论文中的滤波器具有21.77 kHz的通带频率，26.23 kHz的阻带频率，±0.01 dB的通带波纹和120 dB的阻带衰减。 ΣΔ ADC的优点在于其高精度和低功耗，但速度通常较慢。因此，未来的研究挑战在于如何同时实现高速、高精度和低功耗。论文中详细阐述了ΣΔ ADC的系统指标，包括动态特性和静态特性，如信噪比、动态范围、积分非线性和微分非线性等，并介绍了模拟调制器和数字滤波器的设计方法。 模拟调制器设计中，考虑了多种非理想因素，如运算放大器的有限直流增益、带宽和摆率限制、输出摆幅限制、开关非线性、时钟抖动和采样电容热噪声等。针对这些问题，论文提供了定量分析，为实际电路设计提供了依据。在电路级设计上，采用2阶单环多位结构的模拟调制器，并通过优化前馈、反馈系数来提高精度。4位量化器用于减少量化噪声，而自举开关配合新型时钟馈通补偿技术则有助于减少采样开关非线性引起的谐波失真，提升系统动态性能。高增益运算放大器的选择对于实现高精度ΣΔ ADC至关重要，论文设计采用了两级运算放大器结构，第一级为共源共栅结构，第二级为共源放大器，以增强系统的整体性能。 该论文深入探讨了ΣΔ ADC的数字降采样滤波器设计，强调了滤波器在信号处理、噪声抑制和系统效率方面的重要性，并提供了全面的设计方法和性能评估。