中兴通讯CADENCE EDA设计指南：走线技巧与PCB规范详解

在本文档中，主要讨论了在PCI和PCIE硬件设计中关于走差分线（differential lines, 或称为bundle lines）与非差分线的布线技术。差分线的特点是点击任一端即可同时选择相关线，而非差分线则需要通过框选来一次性处理。在使用Cadence Allegro这样的电子设计自动化（EDA）工具时，理解这些细节至关重要。 布线过程中，需要注意操作的精确性，确保线端点整齐以便于正确框选。如果遇到不整齐的情况，可以修剪线段或者利用Shift+左键进行调整。在自动布线阶段，有几种关键功能可供选择： 1. **Gather Bus Wires**：这是按最小间距走线的功能，有助于优化布线布局。 2. **Cycle Control Wire**：允许用户切换控制线的位置，以适应不同的设计需求。 3. **Route Only If All Succeed**：只有当所有线路都符合间距规则时，布线才会继续，否则会中断。 4. **Route As Many As Possible**：尽可能多的线按照规则布线，对不符合间距的线进行切断。 5. **Pickup Dropped Wires**：在使用Route As Many As Possible时，允许恢复被切断的线，但它们在不符合规则的地方是断开的。 6. **Set Via Pattern**：设置过孔模式，决定布线时的孔径布局。 7. **Setup Bus Override**：更改排线的间距设置，根据具体设计要求调整。 此外，文档还提到了Cadence Allegro软件在中兴通讯康讯EDA设计部的应用，它是一个综合的工具包，包含原理图设计、PCB设计、高速仿真、约束管理和自动布线等功能。设计流程涉及系统启动、项目管理、库管理等步骤，并强调了公司的PCB设计规范和使用技巧，以及常见问题的处理方法。 本文档是为新员工提供的一份Cadence Allegro基础教程，涵盖了从系统介绍、安装、库管理到具体设计过程的详细指导，旨在帮助他们快速上手并理解公司的EDA工作流程。无论是对于设计新手还是经验丰富的工程师，这份手册都是一个实用的参考资源。