连到每个寄存器，从而保证每个寄存器的时钟的相位是一致的。
但是在做 APR（Auto Place And Route）的时候，寄存器的摆放是随机的，从时钟源到每个寄存器的距
离（延迟）是不一致的，为了尽量保证延迟一致，需要生成树状的时钟。
例子：加 Buffer，距离远加小 buffer。距离近加大 buffer。
跟时钟树相关的两个概念，clock latency 即时钟树的总延迟，clock skew 为寄存器之间的相位差。
35. 何为绕线阻塞，如何解决？
绕线阻塞：芯片在绕线的时候，当可利用的布线资源少于所需要的资源时，就会发生绕线阻塞。
如何解决：
① Memory Channel 间的阻塞。是由于 Memory 距离太近，数据线和地址线无法走线。解决方案是调
整 memory 的位置
② 局部高密度标准单元引起的阻塞。通过降低密度（partial blockage、blockage array）的方式来解
决。
③ 如果是局部高密度 pin cell 导致的阻塞，如大量使用了 AOI、OAI 等，通过针对性降低密度
（keep_out_margin）的方式来解决。
36. Routing 时如何减少 wire 的延时？
金属连线的延时跟其产生的寄生电容 C 和寄生电阻 R 成正比。当选定某种工艺时，每层金属单位长度
的寄生电容和寄生电阻已经确定了，所以其延时是与长度成正比的。那么布局布线后，一条连线很长，延时
很大，怎么解决问题？可以插入多个 Buffer 的方式来解决。可以形象的解释为：线太长了，驱动能力不足
了，需要在中间增加几个中继站。
37. 谈谈对 ESD 的理解以及芯片需要在哪些地方插入 ESD 保护结构？
ESD（ElectroStatic Discharge）是指静电放电效应。正负电荷的快速释放，产生极大的电压差，导致芯
片被击穿。
常用的 ESD 模型有：
① HBM：Human Body Mofel，人体模型；1000V，2000V，4000V。
② MM：Machine Model，机器模型；200V，400V。
③ CDM：Charge Device Model，充电器件模型。200V，500V，1000V。
芯片需要插入 ESD 保护结构的地方：
1、IO 管脚（对地、对电源保护结构）；
2、电源地之间的保护结构。
这些保护结构在芯片受到静电攻击时，可以快速打开 ESD 泄放通路，保护芯片内部电路不受损伤。
38. 谈谈对 Retimng 技术的理解？
Retiming，顾名思义，就是重新调整时序，作为逻辑综合时序优化的一种典型技术，常用于流水线设计
中。如果设计中遇到一个复杂的组合逻辑，可以通过流水线技术，以面积换速度的思路来解决。但流水线的
插入要合适，才能达到预期的频率要求。
比如：y=OP(a,b)是一个复杂的逻辑操作，估计延时为 10ns，现采用三级流水线设计来提高频率到
250MHz，如果在 RTL 中插入流水线，可能无法在最大程度上保证均匀的插入流水线。
Design Compiler 提供了 Register Retiming 技术，RTL 中只需要在输出 Y 连续打三拍，综合时
compile_ultra-retiming，工具会自动拆分复杂的组合逻辑 OP 为 op1，op2，op3,并插入寄存器，最终达到
设计要求的时钟频率。
39. 谈谈芯片的 IO 排布形式，与封装之间的关系？
芯片的 IO 排布有 WB（wire bond）和 FC（FlipChip）两种形式。WB 有 In Line 和 Staggered 两种形
式。WB 排布形式 PAD 在芯片的四周，FC 排布形式 PAD 在芯片的上方。WB 排布形式对应的封装有 SOP、
QFP 等等，也有高大尚的 WB-BGA。FC 排布形式对应的封装必须高大上：FC-BGA（高端芯片通常都是这
种封装哦）。
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