Intel® 64 and IA-32 Architectures Software Developer's Manual
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更新于2024-07-20
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"INTEL开发手册"
英特尔开发者手册是针对INTEL 64和IA-32架构的一套详尽的技术文档，涵盖了从基础架构、指令集参考到系统编程指南等多个方面。这套手册由三卷组成：基础架构（Order Number 253665）、指令集参考A-Z（Order Number 325383）以及系统编程指南（Order Number 325384）。在评估设计需求时，开发者需要参考全部三卷内容。
手册的最新版本为2014年2月发布的Order Number 325384-050US。这份文档提供了与英特尔产品相关的信息，但并不授予任何知识产权的许可，无论是明示、默示、禁止反言或其他方式。英特尔对销售的产品仅按照其销售条款和条件承担责任，不提供任何形式的明示或暗示保修，包括但不限于针对特定目的的适用性、商品质量或侵犯任何专利、版权或其他知识产权的保修。
对于“关键任务应用”（Mission Critical Application），即那些英特尔产品故障可能导致严重后果的应用，手册可能会特别强调可靠性和稳定性。这些应用可能存在于医疗设备、航空航天、交通控制等对安全性要求极高的领域。手册中的系统编程指南部分将详细介绍如何在这些环境中正确且高效地使用英特尔的产品，包括但不限于错误处理、性能优化、内存管理、多线程编程、硬件中断处理和系统级调试技术。
系统编程指南详细阐述了操作系统、固件、驱动程序和其他低级别软件如何与硬件交互，以实现系统的高效运行。其中可能涉及以下知识点：
1. **虚拟化技术**：介绍英特尔的VT-x和EPT（扩展页表）等虚拟化特性，用于在单个硬件平台上运行多个独立的操作系统实例。
2. **内存管理**：涵盖物理和虚拟内存的组织结构，以及页表、页目录等内存映射机制。
3. **中断和异常处理**：详细解释中断和异常的处理流程，包括中断描述符表（IDT）和中断服务例程。
4. **处理器状态和上下文切换**：描述不同特权级别（Ring 0 - Ring 3）的处理器状态，以及进程和线程之间的上下文切换过程。
5. **同步和并发**：介绍锁、信号量、原子操作等多线程编程技术，以及SIMD（单指令多数据）和超线程技术的使用。
6. **性能监视和优化**：讲解如何利用性能事件选择器和计数器来监控系统性能，以及如何通过代码优化提高程序执行效率。
7. **电源管理和能耗优化**：涵盖C状态（C1, C2, C3等）电源管理模式，以及如何在不影响性能的前提下降低功耗。
8. **硬件安全特性**：如AES-NI加密加速、SMX（安全内存扩展）等，用于增强系统的安全性。
9. **I/O子系统**：描述PCIe、USB、SATA等接口的编程模型，以及中断共享和DMA（直接内存访问）操作。
10. **系统初始化和引导过程**：包括BIOS、UEFI、ACPI等在系统启动时的角色和交互。
这本手册对于任何希望深入理解英特尔架构并开发高效、稳定软件的开发者来说，都是不可或缺的参考资料。通过学习这些内容，开发者能够充分利用英特尔平台的特性，创建出满足关键任务应用需求的高质量软件。
CONTENTS
xvi
Vol. 3A
PAGE
18.2.2.2 Architectural Performance Monitoring Version 3 Facilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-7
18.2.2.3 Full-Width Writes to Performance Counter Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-9
18.2.3 Pre-defined Architectural Performance Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-9
18.3 PERFORMANCE MONITORING (INTEL® CORE™ SOLO AND INTEL® CORE™ DUO PROCESSORS) . . . . . . . . . . . . . . . . . . . . . . . . . 18-11
18.4 PERFORMANCE MONITORING (PROCESSORS BASED ON INTEL
®
CORE
™
MICROARCHITECTURE). . . . . . . . . . . . . . . . . . . . 18-12
18.4.1 Fixed-function Performance Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-13
18.4.2 Global Counter Control Facilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-14
18.4.3 At-Retirement Events. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-15
18.4.4 Precise Event Based Sampling (PEBS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-16
18.4.4.1 Setting up the PEBS Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-16
18.4.4.2 PEBS Record Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-17
18.4.4.3 Writing a PEBS Interrupt Service Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-17
18.4.4.4 Re-configuring PEBS Facilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-18
18.5 PERFORMANCE MONITORING (PROCESSORS BASED ON INTEL
®
ATOM
™
MICROARCHITECTURE) . . . . . . . . . . . . . . . . . . . 18-18
18.6 PERFORMANCE MONITORING (PROCESSORS BASED ON THE SILVERMONT MICROARCHITECTURE) . . . . . . . . . . . . . . . . . . 18-19
18.6.1 Enhancements of Performance Monitoring in the Processor Core. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-19
18.6.1.1 Precise Event Based Sampling (PEBS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-19
18.6.2 Offcore Response Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-20
18.6.3 Average Offcore Request Latency Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-23
18.7 PERFORMANCE MONITORING FOR PROCESSORS BASED ON INTEL
®
MICROARCHITECTURE CODE NAME NEHALEM . . 18-23
18.7.1 Enhancements of Performance Monitoring in the Processor Core. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-24
18.7.1.1 Precise Event Based Sampling (PEBS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-25
18.7.1.2 Load Latency Performance Monitoring Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-28
18.7.1.3 Off-core Response Performance Monitoring in the Processor Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-30
18.7.2 Performance Monitoring Facility in the Uncore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-31
18.7.2.1 Uncore Performance Monitoring Management Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-32
18.7.2.2 Uncore Performance Event Configuration Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-34
18.7.2.3 Uncore Address/Opcode Match MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-35
18.7.3 Intel
®
Xeon
®
Processor 7500 Series Performance Monitoring Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-36
18.8 PERFORMANCE MONITORING FOR PROCESSORS BASED ON INTEL
®
MICROARCHITECTURE CODE NAME WESTMERE 18-38
18.8.1 Intel
®
Xeon
®
Processor E7 Family Performance Monitoring Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-38
18.9 PERFORMANCE MONITORING FOR PROCESSORS BASED ON INTEL
®
MICROARCHITECTURE CODE NAME SANDY
BRIDGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-38
18.9.1 Global Counter Control Facilities In Intel
®
Microarchitecture Code Name Sandy Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . .18-39
18.9.2 Counter Coalescence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-41
18.9.3 Full Width Writes to Performance Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-41
18.9.4 PEBS Support in Intel
®
Microarchitecture Code Name Sandy Bridge. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-41
18.9.4.1 PEBS Record Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-43
18.9.4.2 Load Latency Performance Monitoring Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-44
18.9.4.3 Precise Store Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-45
18.9.4.4 Precise Distribution of Instructions Retired (PDIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-45
18.9.5 Off-core Response Performance Monitoring. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-46
18.9.6 Uncore Performance Monitoring Facilities In Intel
®
Core
™
i7-2xxx, Intel
®
Core
™
i5-2xxx, Intel
®
Core
™
i3-2xxx
Processor Series. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-49
18.9.6.1 Uncore Performance Monitoring Events. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-50
18.9.7 Intel
®
Xeon
®
Processor E5 Family Performance Monitoring Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-50
18.9.8 Intel
®
Xeon
®
Processor E5 Family Uncore Performance Monitoring Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-51
18.10 3RD GENERATION INTEL
®
CORE
™
PROCESSOR PERFORMANCE MONITORING FACILITY. . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-51
18.11 4TH GENERATION INTEL
®
CORE
™
PROCESSOR PERFORMANCE MONITORING FACILITY. . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-52
18.11.1 Precise Event Based Sampling (PEBS) Facility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-52
18.11.2 PEBS Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-53
18.11.3 PEBS Data Address Profiling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-54
18.11.3.1 EventingIP Record . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-55
18.11.4 Off-core Response Performance Monitoring. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-55
18.11.5 Performance Monitoring and Intel
®
TSX. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-56
18.11.5.1 Intel TSX and PEBS Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-57
18.11.6 Uncore Performance Monitoring Facilities in Next Generation Intel
®
Core
™
Processors. . . . . . . . . . . . . . . . . . . . . . . . . .18-58
18.12 PERFORMANCE MONITORING (PROCESSORS BASED ON INTEL NETBURST
®
MICROARCHITECTURE) . . . . . . . . . . . . . . . . 18-58
18.12.1 ESCR MSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-61
18.12.2 Performance Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-62
18.12.3 CCCR MSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-64
18.12.4 Debug Store (DS) Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-65
18.12.5 Programming the Performance Counters for Non-Retirement Events. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-65
18.12.5.1 Selecting Events to Count. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-66
18.12.5.2 Filtering Events. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18-67
剩余1445页未读，继续阅读
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