降低准循环解码器延迟的技术方案
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"减少基于校验子的准循环解码器的延迟的制作方法" 这篇文档描述了一种针对非易失性存储器装置,特别是NAND闪存设备的错误校正技术,旨在降低基于校验子的准循环解码器的延迟。在数据存储和传输中,确保数据完整性至关重要,而强大的错误校正码(ECC)是实现这一目标的关键手段。NAND闪存由于其多层结构可能存在不稳定性,因此需要ECC来增强数据可靠性,但这也增加了存储空间的需求。 文档提出的技术实现要素主要包含以下几个方面: 1. 接收噪声码字:解码器首先接收经过准循环线性代码生成且通过通信信道传输的带有噪声的码字。 2. 计算校验子:根据接收到的噪声码字计算相应的校验子,这是错误检测的基础。 3. 生成存储器单元地址:创建多个存储器单元地址,第一个地址与校验子直接相关,后续地址在预定义的校验子函数地址范围内。 4. 并行读取和计算:并行读取多个地址处的错误模式,同时计算每个模式的校验和,以降低解码过程中的延迟。 5. 确定候选版本:基于每个错误模式的校验和,解码器可以确定原始发送码字的可能版本,从而实现高效解码。 这种技术可以应用于包含处理器的视频编码器或解码器设备,并可以通过处理器可执行指令的形式存储在计算机可读介质上。文档中提到的主题可以通过实现以下一种或多种特性来体现: - 存储器系统设计优化,如图1所示,可能包括对非易失性存储器装置如图2所示的结构改进。 - 非易失性存储器单元电压电平分布的分析,如图3和4所示,揭示了编程干扰和单元稳定性的影响。 - 图5和6展示了编程操作前后单元电压的变化以及它们与参考电压的关系,这些分析对于理解错误发生机制和校正策略至关重要。 - 图7展示了准循环码的奇偶校验矩阵,这是实现快速解码的基础。 - 图8给出了基于准循环校验子的解码器的示例架构,表明了解码流程。 - 最后,图9a和9b分别展示了不同最小距离码字失败率(CFF)随位错误率和码长度变化的性能对比,为选择最佳解码策略提供了依据。 这份专利文献提供的技术方案不仅关注数据保护,还特别关注在保持高数据保护水平的同时,通过优化解码过程来降低延迟,这对于高速、大容量的存储系统尤其重要。
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