Hi3559V100/Hi3556V100 HDI 板设计指导 插图目录
文档版本 00B02 (2017-02-06)
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图 2-1 8 层 2 阶板典型结构 .................................................................................................................................. 3
图 3-1 8 层 2 阶 TOP 层出线较多 ........................................................................................................................ 4
图 4-1 Hi3559V100DMEB 布局 ........................................................................................................................... 6
图 4-2 TOP 层出线较多 ........................................................................................................................................ 7
图 4-3 第 3 层是主要的出线层 ............................................................................................................................ 7
图 4-4 第 6 层出线较多........................................................................................................................................ 8
图 4-5 TOP 层走线 ................................................................................................................................................ 8
图 4-6 第 3 层走线较多........................................................................................................................................ 9
图 4-7 第 5 层 DDR 信号上面是 GND .............................................................................................................. 10
图 4-8 DDR 信号参考第 2/45/7 层 ..................................................................................................................... 10
图 4-9 BOTTOM 层走线 ..................................................................................................................................... 11
图 4-10 叠层结构 ............................................................................................................................................... 11
图 4-11 阻抗控制 ................................................................................................................................................ 12
图 4-12 TOP 层 DQ 信号(黄色) .................................................................................................................... 12
图 4-13 第 3 层 DQ 信号(黄色) .................................................................................................................... 13
图 4-14 第 6 层 DQ 信号(黄色) .................................................................................................................... 14
图 4-15 第 3 层 AC 信号(黄色) .................................................................................................................... 15
图 4-16 第 6 层 AC 信号(黄色) .................................................................................................................... 15
图 4-17 第 3 层 MIPI 走线 ................................................................................................................................. 16
图 4-18 第 6 层 MIPI 走线 ................................................................................................................................. 17
图 4-19 MEDIA_CORE 和 VDD/DDR_CORE 电源分布 ................................................................................. 17
图 4-20 3.3V 和 CPU_CORE 分布在第 6 层 ..................................................................................................... 18
图 4-21 1.8V 电源分布 ........................................................................................................................................ 19
图 4-22 主芯片下的滤波电容排布 .................................................................................................................... 20
图 5-1 0201 电容防“立碑“PCB 设计 ............................................................................................................. 22