VLSI测试方法学：数据压缩技术解析

"响应数据压缩在VLSI测试中的应用，包括奇偶测试、‘1’计数和跳变次数压缩等方法，用于减少测试响应数据的存储空间和便于分析。数据压缩可能导致信息丢失和混淆，影响故障检测，但大多数压缩方法能检测大部分故障。特征分析将在后续章节介绍。此外，本书《VLSI测试方法学和可测性设计》提供了全面的集成电路测试理论和实践，涵盖测试生成、可测性设计、数据压缩等内容，适合高校学生和专业人士学习使用。" 响应数据压缩是VLSI测试中的关键步骤，特别是在复杂的集成电路内部测试时，由于测试响应数据量巨大，直接分析所有图形响应不切实际。为了简化处理，数据会被压缩成特征符号，通过比较这些特征来判断电路是否正常。然而，压缩过程可能会导致信息丢失，即混淆，使得某些故障无法被检测出来。尽管如此，多数压缩技术仍能有效识别大量故障，增加测试长度可以降低混淆的可能性。 1. 奇偶测试是一种简单的压缩方法，它基于响应数据的奇偶性。例如，如果测试响应的比特位总和为偶数，特征符号就是偶；反之，如果为奇数，则特征符号为奇。这种方法虽然简便，但准确度相对较低。 2. ‘1’计数法则是统计二进制响应数据流中1的个数，以此作为压缩后的特征符号。这种方法对于检测某些类型的故障可能更有效。 3. 跳变次数压缩则关注数据流中逻辑状态变化的次数，这种计数作为特征符号，能够反映电路的动态行为。 4. 症候群计算是另一种压缩策略，通过计算输出中1的出现次数与测试图形中1的期望数量的比率，来评估电路状态。 5. 特征分析，虽然不在本节讨论，通常涉及更复杂的信号处理，可以提供更深入的故障诊断信息。 《VLSI测试方法学和可测性设计》一书详细介绍了这些测试方法和可测性设计的各个方面，不仅涵盖了电路测试的基本概念和技术，还包括组合电路和时序电路的测试生成、IDDQ测试、随机和伪随机测试等高级主题，以及针对专用电路、内存和SoC的可测性设计策略。这本书不仅适合高等院校相关专业的学生学习，也是电子工程师、设计师和测试人员的重要参考资料，帮助他们理解和实施集成电路的高效测试方案。