Xilinx IP重用指南：解锁并移植到ASIC与FPGA

在Xilinx的Vivado设计环境中，内建了许多IP（知识产权）模块，这些IP在开发过程中非常有用，但是它们通常是针对Xilinx FPGA进行优化的。若想将这些IP重用于其他平台，如ASIC或Altera FPGA，需要遵循一套特定的步骤来实现跨平台复用。以下是一份详细的操作步骤指南： 1. **创建Vivado项目**： - 在Vivado Flow Navigator中，点击"Create Block Design"创建一个新的设计项目，并设定设计名称。 - 在弹出的窗口中，添加IP到设计图层，双击"+"添加符号，然后配置每个IP端口接口。 2. **生成IP设计**： - 选择需要重用的IP，进行设计源代码的管理，右键点击并选择"Create HDL Wrapper"，创建一个封装层，以便与系统设计集成。 3. **找到并提取网列表**： - 运行实施流程，包括"Run Implementation"，随后进行模拟仿真。 - 在post-implementation功能仿真后，网列表（Verilog netlist）会存储在项目的指定目录下，例如`./project_xxx/xxx.sim/sim_xxx/impl/func/xsim/xxx_wrapper_func_impl.v`。 - 注意，此时的网列表中的细胞库并未包含可合成的库。所有行为模型位于`/tools/Xilinx_2017.03.1/Vivado/2017.3/data/verilog/src/xeclib`，这些模型仅适用于逻辑综合。 4. **创建可合成的RTL细胞库**： - 为了使IP能够被其他工具合成，需要将行为模型转换成可综合的RTL（ Register Transfer Level）库。这通常涉及到在适当路径下创建一个新库，确保所有行为模型通过形式验证（formal check）。 5. **处理加密IP**： - 部分IP可能受到加密保护，这意味着其行为模型在网列表中会调用加密后的模型。这类IP无法直接移植到非Xilinx环境，因为加密机制通常依赖于Xilinx特定的硬件和软件。 6. **重用Xilinx IP**： - 当有了可合成的细胞库和适当的设置后，即可开始将Vivado IP集成到目标设计中。这通常涉及将RTL库导入其他工具的工程，替换原有的未加密模型。 重用Xilinx Vivado IP的关键在于理解其内部结构，提取必要的网列表和细胞库，然后适当地调整以适应不同的设计环境。对于加密的IP，需谨慎处理，因为它们可能限制了跨平台的兼容性。通过遵循以上步骤，设计者可以将Xilinx的IP优势扩展到更广泛的FPGA和ASIC开发中。