PLRU替换算法提升BWDSP处理器性能研究

该研究主要关注基于BWDSP（一种由中国电子集团第38研究所研发的32位静态超标量处理器）的指令Cache的性能优化，特别是PLRU（改进的最近最少使用）替换算法。通过对BWDSP模拟器进行实验，对比了PLRU算法与其他常见的替换算法（如LRU、LFU和FIFO）在不同大小的指令Cache块中的表现。实验结果显示，PLRU算法在降低指令Cache的缺失率方面表现出优越性，从而提升了BWDSP的整体性能，大约是其他三种算法的1.12倍。 在高性能数字信号处理（DSP）处理器中，指令Cache的作用至关重要，因为它可以减少处理器访问主内存的频率，从而提高系统运行速度。BWDSP处理器具有8发射、11级流水线和SIMD架构，其指令总线宽度为512位，数据总线宽度为256位，拥有2MB的指令存储空间。为了评估指令Cache的性能，研究者分析了指令Cache的失效次数与指令空间大小的关系。 研究发现，当程序的指令大小小于或等于512KB时，由于每个Cache组最多只存储一个Cache行的有效指令，所以再次执行程序时不会导致指令Cache失效。然而，当指令大小超过512KB，随着大小的增加，失效概率线性增长，因为新的指令可能会替换掉已存在的有效数据。这种增长的斜率在不同指令大小区间内逐渐增大。 在设计Cache时，需要考虑的关键参数包括Cache容量、块大小、组相联度以及替换策略。在这个背景下，PLRU算法的提出旨在改善传统的LRU算法，通过更精确地预测哪些数据可能在未来最不常被使用，从而减少不必要的替换操作，提高Cache效率。实验数据证实，PLRU算法的确能够有效地减少指令Cache的失效，提高处理器的整体运行效率。 这项研究揭示了PLRU替换算法在BWDSP处理器中的优势，特别是在处理较大指令集时，能够显著降低Cache缺失率，提升处理器的运行速度。这为未来优化 DSP 处理器设计提供了有价值的参考，特别是在面对更大规模的数据处理任务时。