Verilog FPGA基础：非阻塞过程赋值解析

"这篇资料是关于FPGA基础的课件，主要讲解了Verilog HDL中的非阻塞过程赋值，以及与阻塞过程赋值的区别。内容涵盖了Verilog HDL的基本概念、历史、用途和语言特点，并给出了一个简单的D触发器的示例。" 在FPGA设计中，Verilog HDL是一种重要的硬件描述语言，它允许设计者用类似于高级编程语言的方式描述硬件逻辑。非阻塞过程赋值（`<=`）和阻塞过程赋值（`=`)是Verilog中处理赋值的两种方式，对于理解和优化FPGA代码的执行流程至关重要。 非阻塞过程赋值（`<=`）的特点在于，它不会阻塞当前过程的执行流程。当遇到非阻塞赋值时，仿真器会计算右值（RHS，即赋值号后的表达式）并安排在指定的延迟后执行赋值，而不是立即更新左值（LHS，即赋值号前的变量）。这种方式允许在同一时间片内执行多个非阻塞赋值，有利于实现并行处理，是FPGA设计中常用的一种赋值方式。 在上述的`swap_vals`模块中，当`clk`的正沿到来时，`a <= b`和`b <= a`两条非阻塞赋值语句会被同时调度，先计算它们右边的表达式值，然后在`#5`时间单位后，分别将计算好的值赋给`a`和`b`。这样，`a`和`b`的值会在下一个时钟周期完成交换，体现了FPGA设计中的并行性和时序特性。 阻塞过程赋值（`= `）则不同，它会阻塞后续语句的执行，直到当前赋值完成。这意味着在同一个进程中，如果有多条阻塞赋值，它们会按照语句的顺序依次执行。在FPGA综合过程中，阻塞赋值通常用于时序路径的关键路径上，以确保信号的精确传递。 Verilog HDL起源于1983年，由Phil Moorby创建，其语法深受C语言影响，易于学习和理解。随着时间的发展，Verilog成为了广泛使用的硬件描述语言，特别是在ASIC和FPGA的设计中，它不仅用于编写可综合的寄存器传输级（RTL）代码，还用于系统级别的仿真、测试程序编写以及模块和系统的建模。 通过学习Verilog HDL，工程师可以描述从简单逻辑门到复杂系统级设计的各个抽象层次，并且可以利用非阻塞和阻塞赋值等特性，实现高效并行的硬件逻辑模拟，为FPGA和ASIC的设计提供了强大的工具。在实际应用中，了解和熟练掌握这些基础知识对于提升设计效率和质量至关重要。