VerilogHDL/Testbench设计总结

"VHDL TESTBENCH基础知识点" VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路的行为和结构。下面是关于VHDL TESTBENCH的基础知识点： 一、VHDL的基本观点 1. 观点1：module内每个基本模块之间是并行运行的。这意味着在VHDL中，每个模块都是并行运行的，彼此之间没有依赖关系。 2. 观点2：每个模块相当于一个连续赋值的过程。这意味着在VHDL中，每个模块都是一个独立的过程，可以独立地运行。 3. 观点3：方程和任务是共享代码的最基本方式。这意味着在VHDL中，方程和任务是共享代码的基本方式，可以在不同的模块之间共享。 4. 观点4：同语言可用于生成模拟激励和指定测试的验证约束条件。这意味着VHDL可以用于生成模拟激励和指定测试的验证约束条件。 5. 观点5：库的概念相当于VisualC++中的DLL概念。这意味着在VHDL中，库的概念与VisualC++中的DLL概念类似。 6. 观点6：文件与文件之间的关系可以使用C++中的*.h和*.cpp之关系理解。这意味着在VHDL中，文件与文件之间的关系可以使用C++中的*.h和*.cpp之关系理解。 二、设计建模的三种方式 1. 行为描述方式：过程化结构，每个结构之间是并行的。这意味着在VHDL中，可以使用行为描述方式来描述数字电路的行为。 2. 数据流方式：连续赋值语句方式，每个赋值语句之间是并行的，且赋值语句和结构之间是并行的。这意味着在VHDL中，可以使用数据流方式来描述数字电路的行为。 3. 结构化方式：门和模块实例化语句。这意味着在VHDL中，可以使用结构化方式来描述数字电路的结构。 三、数据类型 1. 线网数据类型wire：表示构件间的物理连线。这意味着在VHDL中，wire数据类型用于表示构件间的物理连线。 2. 寄存器数据类型reg：表示抽象的数据存储元件。这意味着在VHDL中，reg数据类型用于表示抽象的数据存储元件。 四、基本概念 1. 模块（module）：模块是VHDL的基本描述单位，用于描述某个设计的功能或结构及其与其它模块通信的外部端口。 2. 只有寄存器类型数据（reg/integer）能够在initial和always语句中被赋值。这意味着在VHDL中，只有寄存器类型数据可以在initial和always语句中被赋值。 3. 阻塞性和非阻塞性赋值：阻塞性赋值的概念是在该条赋值语句执行完成后再执行后面的语句，而非阻塞性赋值的结果在何时执行是不知道的。 4. 用户定义原语（UDP）：UDP的定义不依赖于模块定义，因此出现在模块定义之外，也可以在单独的文本文件中定义UDP。UDP只能有一个输出或一个/多个输入端口。 VHDL TESTBENCH是数字电路设计中的一种重要工具，用于描述数字电路的行为和结构。掌握VHDL TESTBENCH的基础知识点对于数字电路设计和验证非常重要。