USB1.1 OTG控制器设计与实现：从协议到IP核

该资源是一篇中南民族大学硕士学位论文，主题聚焦于USB1.1 OTG控制器IP核的设计，作者张明，导师王礼平，专业为生物医学工程，完成于2005年5月。论文主要探讨了如何在EDA环境下，使用Verilog HDL语言设计和实现USB1.1 OTG控制器的IP核。 正文： USB1.1 OTG（On-The-Go）控制器是针对USB规范的一种扩展，旨在允许设备之间直接通信，无需依赖主机。在OTG技术中，设备可以交替扮演主机和设备的角色，简化了设备间的交互。论文首先对USB规范和OTG 1.0补充协议进行了深入研究，明确了控制器需要实现的主要功能。 设计过程中，采用了自顶向下的设计方法，将USB1.1 OTG控制器分解为六个一级子模块，每个一级子模块又进一步细化为多个二级子模块。这种方法使得设计更为清晰，便于管理和调试。控制器的RTL（Register Transfer Level）级描述是实现的关键步骤，它将协议标准转化为可编程逻辑的具体描述。通过Verilog HDL编写代码，实现了这一转换。 为了验证控制器的功能，论文使用Verilog HDL创建了Testbench，即模块的仿真测试平台，其中以OTGController模块为例在ModelSim环境中进行功能仿真。此外，构建了USB1.1 OTG控制器的总线功能模型，形成系统测试平台，对控制器的基本功能进行了验证。在Synplify环境下，对设计进行了FPGA（Field-Programmable Gate Array）面向的综合，评估了控制器IP核的资源消耗。 未来研究展望包括：(1) 对USB1.1 OTG控制器功能的进一步完善，例如增加单外围设备功能，扩展内部寄存器和外部存储空间，并考虑采用AMBA总线增强微处理器接口；(2) 采用参数化设计，通过修改配置文件适应不同的系统需求，如端点数量、数据FIFO大小和通信模式；(3) 完善软件仿真验证，探索FPGA测试板上的实际验证可能性，以及解决IC设计的成本和IP核接口标准问题。 关键词：USB OTG，IP核，Verilog HDL，状态机，测试平台，总线功能模型。