Quartus2平台下的FPGA开发与DSPBuilder、MATLAB结合实战

需积分: 0 126 浏览量更新于2024-08-01 收藏 3.75MB PDF 举报

"FPGA开发手册，通过Quartus2平台，结合DspBuilder和Matlab进行FPGA系统设计的教程。" 这篇手册是针对FPGA（Field-Programmable Gate Array）开发的一份详细指南，特别强调了在Altera的Quartus II软件环境下进行设计和实现。Quartus II是一款广泛使用的FPGA综合和编程工具，提供图形化界面和文本编辑器，用于设计、仿真、优化和配置FPGA芯片。 DspBuilder是Altera的高级系统集成工具，它允许设计者将复杂的数字信号处理(DSP)算法转换为可部署在FPGA上的硬件实现。通过DspBuilder，可以方便地创建、调试和优化DSP系统，加速算法的硬件实施过程。 Matlab通常用于数学计算、符号计算、数据分析和算法开发。在FPGA设计中，Matlab可以用于算法的原型设计和仿真，然后通过MATLAB to HDL Coder等工具将这些算法转换为硬件描述语言(HDL)，如VHDL或Verilog，进而导入到Quartus II中进行硬件实现。手册的内容包括一系列的EDA（电子设计自动化）实验，涵盖了从基本的组合逻辑和时序逻辑电路设计，到更复杂的计数器、数码显示器、分频器和移位寄存器的设计。每个实验都有明确的步骤指导，帮助学习者逐步熟悉Quartus II的使用方法，以及如何结合DspBuilder和Matlab进行系统级设计。例如，实验1-1教授如何使用Quartus II完成基本的2:1多路选择器设计；实验1-2则涉及基于Quartus II的时序电路设计，如计数器；而实验1-3则进一步增加了异步清零和同步时钟使能功能，提升设计复杂度。这些实验旨在让学习者掌握FPGA设计的基本原理和实践技能。此外，手册还提到了与硬件相关的其他资源，如原理图、单片机下载软件，以及适用于不同实验系统的特定文件夹，这有助于读者更好地理解和操作实际的FPGA硬件系统。总体而言，这份"FPGA开发手册"是一份全面的学习资料，适合初学者和有一定经验的工程师，旨在通过实例教学，帮助他们掌握FPGA设计的核心技术和工具链的使用。

DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );

END FREQTEST;

ARCHITECTURE struc OF FREQTEST IS

COMPONENT FTCTRL

PORT (CLKK : IN STD_LOGIC; -- 1Hz

CNT_EN : OUT STD_LOGIC; -- 计数器时钟使能

RST_CNT : OUT STD_LOGIC; -- 计数器清零

Load : OUT STD_LOGIC ); -- 输出锁存信号

END COMPONENT;

COMPONENT COUNTER32B

PORT (FIN : IN STD_LOGIC; -- 时钟信号

CLR : IN STD_LOGIC; -- 清零信号

ENABL : IN STD_LOGIC; -- 计数使能信号

DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); -- 计数结果

END COMPONENT;

COMPONENT REG32B

PORT ( LK : IN STD_LOGIC;

DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);

DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );

END COMPONENT;

SIGNAL TSTEN1 : STD_LOGIC;

SIGNAL CLR_CNT1 : STD_LOGIC;

SIGNAL Load1 : STD_LOGIC;

SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0);

SIGNAL CARRY_OUT1 : STD_LOGIC_VECTOR(6 DOWNTO 0);

BEGIN

U1 : FTCTRL PORT MAP(CLKK =>CLK1HZ,CNT_EN=>TSTEN1,

RST_CNT =>CLR_CNT1,Load =>Load1);

U2 : REG32B PORT MAP( LK => Load1, DIN=>DTO1, DOUT => DOUT);

U3 : COUNTER32B PORT MAP( FIN => FSIN, CLR => CLR_CNT1,

ENABL => TSTEN1, DOUT=>DTO1 );

END struc;

图7-33 频率计测频控制器FTCTRL测控时序图

图 7-34 频率计电路框图

1-12. 序列检测器设计

《示例程序和实验指导课件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_81_SCHK\ 工程：SCHK

(1) 实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。

(2) 实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串

行二进制码后，如果这组码与检测器中预先设置的码相同，则输出 1，否则输出 0。由于这种检测的关键在于正确码的收

到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预

置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例 8-11 描述的电路完成对序列数

“11100101”的检测，当这一串序列数高位在前(左移)串行进入检测器后，若此数与预置的密码数相同，则输出“A”，

否则仍然输出“B”。

(3) 实验内容 1：利用 QuartusII 对例 8-11 进行文本编辑输入、仿真测试并给出仿真波形，了解控制信号的时序，最

后进行引脚锁定并完成硬件测试实验。建议选择电路模式 No.8（附录图 10），用键 7(PIO11)控制复位信号 CLR；键 6(PIO9)

控制状态机工作时钟 CLK；待检测串行序列数输入 DIN 接 PIO10(左移，最高位在前)；指示输出 AB 接 PIO39～PIO36(显

示于数码管 6)。下载后：①按实验板“系统复位”键；②用键 2 和键 1 输入 2 位十六进制待测序列数“11100101”；③按

键 7 复位(平时数码 6 指示显“B”)；④按键 6(CLK) 8 次，这时若串行输入的 8

位二进制序列码(显示于数码 2/1 和发光

管 D8～D0)与预置码“11100101”相同，则数码 6 应从原来的 B 变成 A，表示序列检测正确，否则仍为 B。

(4) 实验内容 2：根据习题 8-3 中的要求 3 提出的设计方案，重复以上实验内容(将 8 位待检测预置数由键 4/键 3 作

为外部输入，从而可随时改变检测密码)。

(5) 实验思考题：如果待检测预置数必须以右移方式进入序列检测器，写出该检测器的 VHDL 代码(两进程符号化有

限状态机)，并提出测试该序列检测器的实验方案。

(6) 实验报告：根据以上的实验内容写出实验报告，包括设计原理、程序设计、程序分析、仿真分析、硬件测试和

详细实验过程。

【例 8-11】

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SCHK IS

PORT(DIN，CLK，CLR : IN STD_LOGIC; --串行输入数据位/工作时钟/复位信号

AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出

END SCHK;

ARCHITECTURE behav OF SCHK IS

SIGNAL Q : INTEGER RANGE 0 TO 8 ;

SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数(密码=E5H)

BEGIN

D <= "11100101 " ; --8位待检测预置数

PROCESS( CLK, CLR )

BEGIN

IF CLR = '1' THEN Q <= 0 ;

ELSIF CLK'EVENT AND CLK='1' THEN --时钟到来时，判断并处理当前输入的位

CASE Q IS

WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;

WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;

WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ;

WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;

WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ;

WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ;

WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ;

WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ;

WHEN OTHERS => Q <= 0 ;

END CASE ;

END IF ;

END PROCESS ;

PROCESS( Q ) --检测结果判断输出

BEGIN

IF Q = 8 THEN AB <= "1010" ; --序列数检测正确，输出 “A”

ELSE AB <= "1011" ; --序列数检测错误，输出 “B”

END IF ;

END PROCESS ;

END behav ;

1-13. VHDL 状态机 A/D 采样控制电路实现

《示例程序和实验指导课件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_82_ADCINT\ 工程：ADCINT

(1) 实验目的：学习用状态机对 A/D 转换器 ADC0809 的采样控制电路的实现。

(2) 实验原理：ADC0809 的采样控制原理已在 8.2.1 节中作了详细说明(实验程序用例 8-2)。

ADC0809 是 CMOS 的 8 位A/D 转换器，片内有 8 路模拟开关，可控制 8 个模拟量中的一个进入转换器中。转换时间约

100μs，含锁存控制的 8 路多路开关，输出有三态缓冲器控制，单 5V 电源供电。

主要控制信号如图 8-3 所示：START 是转换启动信号，高电平有效；ALE 是 3 位通道选择地址(ADDC、ADDB、

ADDA)信号的锁存信号。当模拟量送至某一输入端(如 IN1 或 IN2 等)，由 3 位地址信号选择，而地址信号由 ALE 锁存；

EOC 是转换情况状态信号，当启动转换约 100μs 后，EOC 产生一个负脉冲，以示转换结束；在 EOC 的上升沿后，若使

输出使能信号 OE 为高电平，则控制打开三态缓冲器，把转换好的 8 位数据结果输至数据总线，至此 ADC0809 的一次

转换结束。

【例 8-2】

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ADCINT IS

PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --来自0809转换好的8位数据

CLK : IN STD_LOGIC; --状态机工作时钟

EOC : IN STD_LOGIC; --转换状态指示，低电平表示正在转换

ALE : OUT STD_LOGIC; --8个模拟信号通道地址锁存信号

START : OUT STD_LOGIC; --转换开始信号

OE : OUT STD_LOGIC; --数据输出3态控制信号

ADDA : OUT STD_LOGIC; --信号通道最低位控制信号

LOCK0 : OUT STD_LOGIC; --观察数据锁存时钟

Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8位数据输出

END ADCINT;

ARCHITECTURE behav OF ADCINT IS

TYPE states IS (st0, st1, st2, st3,st4) ; --定义各状态子类型

SIGNAL current_state, next_state: states :=st0 ;

SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL LOCK : STD_LOGIC; -- 转换后数据输出锁存时钟信号

BEGIN

ADDA <= '1';--当ADDA<='0'，模拟信号进入通道IN0；当ADDA<='1'，则进入通道IN1

Q <= REGL; LOCK0 <= LOCK ;

COM: PROCESS(current_state,EOC) BEGIN --规定各状态转换方式

CASE current_state IS

WHEN st0=>ALE<='0';START<='0';LOCK<='0';OE<='0'; next_state <= st1; --0809初始化

WHEN st1=>ALE<='1';START<='1';LOCK<='0';OE<='0'; next_state <= st2; --启动采样

WHEN st2=> ALE<='0';START<='0';LOCK<='0';OE<='0';

IF (EOC='1') THEN next_state <= st3; --EOC=1表明转换结束

ELSE next_state <= st2; END IF ; --转换未结束，继续等待

WHEN st3=> ALE<='0';START<='0';LOCK<='0';OE<='1'; next_state <= st4;--开启OE,输出转换好的数据

WHEN st4=> ALE<='0';START<='0';LOCK<='1';OE<='1'; next_state <= st0;

WHEN OTHERS => next_state <= st0;

END CASE ;

END PROCESS COM ;

REG: PROCESS (CLK)

BEGIN

IF (CLK'EVENT AND CLK='1') THEN current_state<=next_state; END IF;

END PROCESS REG ; -- 由信号current_state将当前状态值带出此进程:REG

LATCH1: PROCESS (LOCK) -- 此进程中，在LOCK的上升沿，将转换好的数据锁入

BEGIN

IF LOCK='1' AND LOCK'EVENT THEN REGL <= D ; END IF;

END PROCESS LATCH1 ;

END behav;

图8-3 ADC0809工作时序

(3) 实验内容：利用 QuartusII 对例 8-2 进行文本编辑输入和仿真测试；给出仿真波形。最后进行引脚锁定并进行测

试，硬件验证例 8-2 电路对 ADC0809 的控制功能。

测试步骤：建议选择电路模式 No.5，由对应的电路图可见，ADC0809 的转换时钟 CLK 已经事先接有 750kHz 的频

率，引脚锁定为：START 接 PIO34，OE（ENABLE）接 PIO35，EOC 接 PIO8，ALE 接 PIO33，状态机时钟 CLK 接 clock0，

ADDA 接 PIO32(ADDB 和 ADDC 都接 GND)，ADC0809 的 8 位输出数据线接 PIO23～PIO16，锁存输出 Q 显示于数码

8/数码 7(PIO47～PIO40)。

实验操作：将 GW48 EDA 系统左下角的拨码开关的 4、6、7 向下拨，其余向上，即使 0809 工作使能，及使 FPGA

能接受来自 0809 转换结束的信号（对于 GW48-CK 系统，左下角选择插针处的“转换结束”和“A/D 使能”用二短路帽

短接）。下载 ADC0809 中的 ADCINT.sof 到实验板的 FPGA 中；clock0 的短路帽接可选

12MHz、6MHz、65536Hz 等频

率；按动一次右侧的复位键；用螺丝刀旋转 GW48 系统左下角的精密电位器，以便为 ADC0809 提供变化的待测模拟信

号（注意，这时必须在例 8-2 中赋值：ADDA <= '1'，这样就能通过实验系统左下的 AIN1 输入端与电位器相接，并将信

号输入 0809 的 IN1 端）。这时数码管 8 和 7 将显示 ADC0809 采样的数字值（16 进制），数据来自 FPGA 的输出。数码

管 2 和 1 也将显示同样数据，此数据直接来自 0809 的数据口。实验结束后注意将拨码开关拨向默认：仅“4”向下。

(4) 实验思考题：在不改变原代码功能的条件下将例 8-2 表达成用状态码直接输出型的状态机。

(5) 实验报告：根据以上的实验要求、实验内容和实验思考题写出实验报告。

1-14. 数据采集电路和简易存储示波器设计

《示例程序和实验指导课件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_83_RSVSCP\ 工程：RESV

(1) 实验目的：掌握 LPM RAM 模块 VHDL 元件定制、调用和使用方法；熟悉 A/D 和 D/A 与 FPGA 接口电路设计；

了解 HDL 文本描述与原理图混合设计方法。

(2) 实验原理：主要内容参考本章和 7.2 节。本设计项目是利用 FPGA 直接控制 0809 对模拟信号进行采样，然后将

转换好的 8 位二进制数据迅速存储到存储器中，在完成对模拟信号一个或数个周期的采样后，由外部电路系统(如单片机)

将存储器中的采样数据读出处理。采样存储器可以有多种方式实现：

1、外部随机存储器 RAM。其优点是存储量大，缺点是需要外接芯片，且常用的 RAM 读写速度较低；与 FPGA 间

的连接线过长；特别是在存储数据时需要对地址进行加 1 操作，进一步影响数据写入速度。

2、FPGA 内部 EAB/ESB 等。在 Altera 的大部分 FPGA 器件中都含有类似于 EAB 的模块。

3、由 EAB 等模块构成高速 FIFO。FIFO 比较适合于用作 A/D 采样数据高速存储。

基于以上讨论，A/D 采样电路系统可以绘成图 8-15 所示的电路原理图。其中元件功能描述如下：

1. 元件 ADCINT。ADCINT 是控制 0809 的采样状态机，其 VHDL 描述以及其输入输出信号的含义与例 8-2 完全相

同，工作方式可参考 8.2.1 节；。

2. 元件 CNT10B

（例 8-12）。CNT10B 中有一个用于 RAM 的 9 位地址计数器，此计数器的工作时钟 CLK0 由 WE

控制：当 WE=’1’时，CLK0=LOCK0；LOCK0 来自 0809 采样控制器的 LOCK0（每一采样周期产生一个锁存脉冲），这

时处于采样允许阶段，RAM 的地址锁存时钟 inclock=CLKOUT=LOCK0；每一个 LOCK0 的脉冲通过 0809 采到一个数

据，同时将此数据锁入 RAM（RAM8B 模块）中。

当 WE=’0’时，处于采样禁止阶段，此时允许读出 RAM 中的数据，此时 CLKOUT=CLK0=CLK=采样状态机的工作

时钟（一般取 65536Hz），由于 CLK 的频率比较高，所以扫描 RAM 地址的速度就高，这时在 RAM 数据输出口 Q[7..0]

接上 DAC0832，就能从示波器上看到刚才通过 0809 采入的波形数据。

3. 元件 RAM8B。这是一个 LPM_RAM，8 位数据线，9 位地址线。WREN 是写使能，高电平有效。

(3) 实验内容 1：设 ADDA=‘1’；即模拟信号来自 0809 的 IN1 口（可用实验系统右下角的电位器产生被测模拟信

号）完成此项设计，给出仿真波形及其分析，将设计结果在 Cyclone 中硬件实现，用 QuartusII 的在系统 RAM/ROM 数

据编辑器了解采入 RAM 中的数据。

(4) 实验内容 2：优化设计。仿真设计电路图 8-15，检查此项设计得 START 信号是否有毛刺，如果有，改进 ADCINT

的设计（也可用其他方法），排除 START 的毛刺。

(5) 实验内容 3：对电路图 8-15 完成设计和仿真后锁定引脚，进行硬件测试。参考实验 8-2 和 7-1 对 0809 和 0832 的

引脚锁定：元件“ADCINT”引脚锁定参考实验 8-2。WE 用键 1 控制；为了实验方便，CLK 接 clock0，频率先选择 64Hz

（选择较慢的采样时钟），作状态机工作时钟。硬件实验中，建议选择电路模式 No.5，打开+/-12V 电源，首先使 WE=’1’，

即键 1 置高电平，允许采样，由于这时的程序中设置 ADDA <= '1'，模拟信号来自 AIN1，即可通过调协实验板上的电位

器（此时的模拟信号是手动产生的），将转换好的数据采入 RAM 中；然后按键 1，使 WE=’0’，clock0 的频率选择 16384Hz

（选择较高时钟），即能从示波器中看见被存于 RAM 中的数据（可以首先通过 QuartusII 的 RAM 在系统读写器观察已采

入 RAM 中的数据）。

图 8-15 ADC0809 采样电路系统：RSV.bdf

(6) 实验内容 4：程序中设置 ADDA <= '0'，模拟信号将由 AIN0 进入，即 AIN0 的输入信号来自外部信号源的模拟

连续信号。外部模拟信号可来自实验箱，方法如下：

首先打开+/-12V 电源，将 GW48 主系统板右侧的“JL11”跳线座短路“L_F”端；跳线座“JP18”的“INPUT”端

与系统右下角的时钟 64Hz 相接；并用一插线将插座“JP17”的“OUTPUT”端与实验箱最左侧的“JL10”坐的“AIN0”

端相接，这样就将 64Hz 待采样的模拟信号接入了 0809 的 IN0 端（注意，这时例 8-2/12 程序中设置 ADDA <= '0'）。试调

节“JP18”上方的电位器，使得主系统右侧的“WAVE OUT”端输出正常信号波形（用示波器监视，峰值调在 4V 以下）。

注意，如果要将采入（用 CLK=64 采样）RAM 中的数据扫描显示到示波器上观察，必须用高频率时钟才行（clock0

接 16384Hz）。

可以使键 1 高电平是对模拟信号采样，低电平时示波器显示已存入 RAM 的波形数据。

(7) 实验内容 5：仅按照以上方法，会发现示波器显示的波形并不理想，原因是从 RAM 中扫出的数据都不是一个完

整的波形周期。试设计一个状态机，结合被锁入 RAM 中的某些数据，改进元件 CNT10B，使之存入 RAM 中的数据和

通过 D/A 在示波器上扫出的数据都是一个或数个完整波形数据。

(8) 实验内容 6：在图 8-15 的电路中增加一个锯齿波发生器，扫描时钟与地址发生器的时钟一致。锯齿波数据通过

另一个 D/A 输出，控制示波器的 X

端（不用示波器内的锯齿波信号），而 Y 端由原来的 D/A 给出 RAM 中的采样信息，

由此完成一个比较完整的存储示波器的显示控制。

【例 8-12】

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10B IS

PORT (LOCK0,CLR : IN STD_LOGIC;

CLK : IN STD_LOGIC;

WE : IN STD_LOGIC;

DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0);

CLKOUT : OUT STD_LOGIC );

END CNT10B;

ARCHITECTURE behav OF CNT10B IS

SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0);

SIGNAL CLK0 : STD_LOGIC;

BEGIN

CLK0 <= LOCK0 WHEN WE='1' ELSE

CLK;

PROCESS(CLK0,CLR,CQI)

BEGIN

IF CLR = '1' THEN CQI <= "000000000";

ELSIF CLK0'EVENT AND CLK0 = '1' THEN CQI <= CQI + 1; END IF;

END PROCESS;

DOUT <= CQI; CLKOUT <= CLK0;

END behav;

1-15. 比较器和 D/A 器件实现 A/D 转换功能的电路设计

剩余139页未读，继续阅读

yzwzwy

粉丝: 1

Quartus2平台下的FPGA开发与DSPBuilder、MATLAB结合实战

中文版FPGA数据手册.7z

Altera de2-115 FPGA开发套件技术资料 数据手册 硬件参考设计 程序实例.zip

Altera StratixIV FPGA开发手册解析

ZYNQ FPGA开发手册：PL端案例实践

Virtex-5 FPGA 开发手册：中文精华版

ZYNQ FPGA开发手册：下载器驱动安装与问题解决

MYD-CZU3EG FPGA开发手册：Hello World到AXI_IIC教程

ZYNQsl.rar_FPGA开发_FPGA手册_ZYNQsl_fpga_sinkr67

SP3系列FPGA开发系统用户手册

FPGA实战手册

最新资源

Altera de2-115 FPGA开发套件技术资料数据手册硬件参考设计程序实例.zip