Altera Stratix FPGA的锁相环特性和时钟管理

"了解Altera可编程逻辑器件中的锁相环特性和结构" 在Altera的可编程逻辑器件中，特别是Stratix系列，锁相环（Phase-Locked Loop，PLL）是实现高效时钟管理的关键组件。PLL的主要功能包括时钟倍频与分频、时钟切换以及可重构性，这在设计高速、高可靠性的网络系统中至关重要。 1. **时钟倍频与分频** PLL通过预分频器（pre-scale divider）将输入时钟n进行分频，然后通过乘法反馈因子m进行倍频。控制环路驱动压控振荡器（VCO）以匹配fIN × (m/n)的频率。每个输出端口都有一个独特的后分频计数器，用于降低高频VCO产生的时钟频率。例如，如果需要从一个PLL输出33MHz和66MHz两种频率，可以设置VCO到330MHz（VCO范围内的最小公倍数）。每个PLL有一个预分频计数器n和一个乘法计数器m，范围均为1至512；对于区域时钟输出端口有两个后分频计数器l，全球时钟输出端口有四个计数器g，外部时钟输出最多四个计数器e，它们的范围都是1到1024，并支持50%的占空比设置。 2. **时钟切换** 为了构建高可靠性网络系统，时钟方案必须支持多时钟，提供冗余。Stratix设备的增强型PLL支持灵活的时钟切换功能。当主时钟信号丢失时，时钟检测电路会自动从主时钟切换到备用时钟作为PLL的参考。 3. **PLL重新配置** 这一特性允许系统逻辑在不重新加载编程对象文件(.pof)的情况下更改Stratix设备增强型PLL的计数器和延迟元件。这提供了频率综合的显著灵活性，能够实现实时PLL频率和输出时钟延迟变化。在原型环境中，可以扫描PLL的输出频率和时钟延迟。PLL重新配置功能还可以在最终系统中动态或智能地控制系统时钟速度或tCO延迟。 4. **时钟延迟元素** 每个PLL输出端口的时钟延迟元素实现可变延迟。这些延迟元素与计数器一起，可以动态调整输出时钟。配置时间小于20微秒，使用22MHz的输入移位时钟速率。但是，电荷泵、环路滤波器组件和使用VCO相位抽头的相位移不能动态调整。 5. **锁定检测** 锁定输出指示与参考时钟同步的稳定时钟输出信号。当PLL开始跟踪参考时钟时，锁定信号可能会翻转，可能需要对锁定信号进行门控以用作系统控制。锁定端口的锁定信号可以驱动逻辑阵列或输出引脚。每当PLL失去锁定（例如，输入时钟抖动、时钟切换、PLL重新配置、电源噪声等），都需要使用areset信号重置PLL，以确保PLL输出时钟之间正确的相位关系。如果输入时钟与输出时钟，以及PLL的不同输出时钟之间的相位关系在设计中不重要，则可以忽略此要求。 Altera的高端FPGA如Stratix系列，除了PLL特性外，还包括逻辑阵列块（LAB）、互连资源、逻辑单元（LE）、内嵌RAM块、时钟网络、DSP块和I/O接口等多种资源，这些共同构成了其强大的可编程逻辑能力，满足了高性能、高密度和低功耗的设计需求。