华中科技大学数字电路实验：异步时序逻辑设计与无空翻D触发器优化

在华中科技大学的数字电路与逻辑设计课程中，学生们进行了一次关于异步时序逻辑电路的设计实验。实验的主要目的是让参与者熟悉并深入理解脉冲异步时序逻辑电路的分析方法，并通过实践掌握电平异步时序逻辑电路的设计技巧，特别是如何解决临界竞争问题。 在实验设备方面，学生使用了DICE-SEM型实验箱、ispLSI1032下载板以及JTAG下载电缆来进行操作。实验内容的核心是设计一个下降沿触发的D触发器，且要求无空翻，即避免数据在转换期间发生翻转。为了完成这个任务，首先构建了原始流程表和总态图，通过查找相容行对和合并图来简化流程。 在流程表制作过程中，学生通过卡诺图化简找出激励和输出函数的表达式。然而，在设计初期的电路仿真中，观察到存在竞争现象，表现为信号Y2和Y1的"0"状态可能会引起冲突。为了解决这个问题，学生采用了添加冗余项的方法，对原有的表达式进行了修改，以消除潜在的竞争条件。 最后，学生重新设计了电路，并利用ispLever工具进行了波形仿真，以验证修改后的电路是否有效。这次实验不仅锻炼了学生的逻辑设计能力，还让他们明白了实践中优化电路设计的重要性，以及如何通过理论知识解决实际问题。 通过这次异步时序逻辑电路的设计实验，学生不仅加深了对数字电路原理的理解，还提高了他们的实践操作技能和问题解决能力，为他们在未来的职业生涯中设计更复杂的数字系统打下了坚实的基础。