五级流水线CPU实验报告-付启塬（计科200429）

本篇文档是计科2004班学生付启塬的计算机组成原理实验报告，学号为202012177，班级序号为200429，实验日期为2022年12月17日，由计算机与通信工程学院的计算机科学与技术专业学生完成。实验主要针对五级流水线CPU的设计和实现，旨在加深对多周期流水线概念的理解，并通过Verilog语言在vivado环境下进行开发。 实验目标有两个关键点：首先，基于之前对单周期CPU实验的经验，进一步探索和掌握多周期流水线CPU的原理和设计方法。这有助于提升处理器性能，通过流水线机制并行处理指令，减少每个指令的执行时间。其次，通过实际操作，增强对流水线各个阶段（如指令获取、解码、执行、内存访问和写回）的理解。 实验环境方面，学生利用的是Xilinx的vivado工具，并采用Verilog作为实验语言。这种选择反映了现代FPGA开发的趋势，利用高级硬件描述语言进行系统级的设计和验证。 实验设计部分，学生构建了一个名为pipeline_cpu的模块，它是在单周期CPU（single_cycle_cpu）的基础上进行升级。这个新模块引入了四个与流水线级别相关的模块：if_id（指令译码和ID阶段）、id_ex（指令解码和执行）、ex_mem（执行和内存访问）、mem_wb（内存写回）。同时，为了处理数据存储，实验还包含了访存mem模块。图2.1和图2.2展示了这两个模块的具体结构，其中图2.2省略了一些细节，但提供了关键模块间的连接关系。 在代码设计部分，学生引用了"D:/Xilinx/FIRST/FIRST."目录下的文件，这可能包含预定义的库或者基础模块，用于构建流水线CPU的各个组件。这部分代码的设计是整个实验的核心，它会定义CPU的逻辑行为和流水线的运作流程。 总结来说，这份实验报告深入探讨了多周期流水线CPU的设计与实现，涵盖了理论学习与实践操作的结合，强调了流水线架构如何提升处理器性能以及在实际开发中的应用。通过阅读这份报告，读者可以了解到流水线CPU设计的基本步骤、关键模块及其功能，以及如何运用Verilog语言在vivado平台上实现。