飞思卡尔MC9S12XS128芯片中文参考手册
5星 · 超过95%的资源 需积分: 14 134 浏览量
更新于2024-07-27
1
收藏 9.2MB PDF 举报 "飞思卡尔的MC9S12XS128是一款微控制器芯片，中文参考资料包括MC9S12XS系列的参考手册，涵盖了MC9S12XS256、MC9S12XS128和MC9S12XS64等型号。手册修订版为1.03，发布日期为2008年6月，用户可访问freescale.com获取最新信息。文档包含了全系列S12XS家族的模块信息，但CPU信息需参考CPU12XV1在CPU12/CPU12X参考手册中的内容。"
MC9S12XS128是一款由飞思卡尔（现已被NXP半导体收购）生产的高性能微控制器，属于S12XS系列。这款芯片具有丰富的功能和高集成度，适用于各种嵌入式应用，如汽车电子、工业控制、医疗设备等。以下将详细阐述该芯片的关键特性：
1. **闪存（Flash Memory）**: MC9S12XS128包含128KB的闪存模块，允许程序存储和多次编程，且在系统中可进行更新。手册中还包括了不同容量（256KB和128KB）的闪存模块的详细信息。
2. **处理器核心**: 虽然CPU的具体细节需要参考CPU12XV1，但可以推测MC9S12XS128采用了增强型的CPU12X内核，支持16位指令集，具有高效的处理能力。
3. **外设模块**: 该芯片集成了多种外设，如串行通信接口（SCI）、SPI、I2C、CAN控制器等，便于与其他设备进行通信。此外，还可能包含A/D转换器、D/A转换器、定时器、PWM单元等，以满足复杂系统的需要。
4. **FTMR（FlexTimer Module）**: 提供灵活的定时器功能，可以根据不同应用需求进行配置。手册中提及FTMR256K1和FTMR128K1的修订历史，意味着这些模块在设计上有一定的灵活性和可扩展性。
5. **存储扩展**: 除了内部的128KB闪存，芯片可能还支持外部存储器接口（如SRAM或EEPROM），以增加程序或数据的存储能力。
6. **电源管理**: 飞思卡尔的微控制器通常具有低功耗模式，如休眠和待机模式，以适应不同应用场景的能效需求。
7. **安全特性**: 考虑到对代码安全性的要求，MC9S12XS128可能包含防止非法访问和篡改的保护机制，如加密功能和安全引导。
8. **开发工具支持**: 作为一款成熟的微控制器，飞思卡尔会提供相应的开发工具和软件库，包括IDE、仿真器、编译器等，以便开发者进行应用程序的编写和调试。
MC9S12XS128是一款强大且功能全面的微控制器，适合需要高性能计算和实时响应的应用。通过深入理解和充分利用其提供的资源，开发者可以构建高效、可靠的嵌入式系统。
S12XS-Family Reference Manual, Rev. 1.03
12 PRELIMINARY Freescale Semiconductor
Chapter 16
Timer Module (TIM16B8CV2)
16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
16.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
16.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
16.1.3 Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
16.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
16.2.1 IOC7 — Input Capture and Output Compare Channel 7 Pin . . . . . . . . . . . . . . . . . . . . 464
16.2.2 IOC6 — Input Capture and Output Compare Channel 6 Pin . . . . . . . . . . . . . . . . . . . . 464
16.2.3 IOC5 — Input Capture and Output Compare Channel 5 Pin . . . . . . . . . . . . . . . . . . . . 464
16.2.4 IOC4 — Input Capture and Output Compare Channel 4 Pin . . . . . . . . . . . . . . . . . . . . 464
16.2.5 IOC3 — Input Capture and Output Compare Channel 3 Pin . . . . . . . . . . . . . . . . . . . . 464
16.2.6 IOC2 — Input Capture and Output Compare Channel 2 Pin . . . . . . . . . . . . . . . . . . . . 464
16.2.7 IOC1 — Input Capture and Output Compare Channel 1 Pin . . . . . . . . . . . . . . . . . . . . 465
16.2.8 IOC0 — Input Capture and Output Compare Channel 0 Pin . . . . . . . . . . . . . . . . . . . . 465
16.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
16.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
16.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
16.4.1 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
16.4.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
16.4.3 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
16.4.4 Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
16.4.5 Event Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
16.4.6 Gated Time Accumulation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
16.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
16.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
16.6.1 Channel [7:0] Interrupt (C[7:0]F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
16.6.2 Pulse Accumulator Input Interrupt (PAOVI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
16.6.3 Pulse Accumulator Overflow Interrupt (PAOVF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
16.6.4 Timer Overflow Interrupt (TOF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
Chapter 17
Voltage Regulator (S12VREGL3V3V1)
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
17.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
17.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
17.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
17.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
17.2.1 VDDR — Regulator Power Input Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
17.2.2 VDDA, VSSA — Regulator Reference Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
17.2.3 VDD, VSS — Regulator Output1 (Core Logic) Pins . . . . . . . . . . . . . . . . . . . . . . . . . . 492
17.2.4 VDDF — Regulator Output2 (NVM Logic) Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
17.2.5 VDDPLL, VSSPLL — Regulator Output3 (PLL) Pins . . . . . . . . . . . . . . . . . . . . . . . . . 493
剩余761页未读，继续阅读
点击了解资源详情
点击了解资源详情
点击了解资源详情
2022-09-21 上传
2022-09-15 上传
2012-04-19 上传
2022-09-23 上传
2022-09-19 上传
2022-09-22 上传
华丽ING
- 粉丝: 0
- 资源: 3
我的内容管理
展开
最新资源
- 基于Python和Opencv的车牌识别系统实现
- 我的代码小部件库：统计、MySQL操作与树结构功能
- React初学者入门指南：快速构建并部署你的第一个应用
- Oddish:夜潜CSGO皮肤，智能爬虫技术解析
- 利用REST HaProxy实现haproxy.cfg配置的HTTP接口化
- LeetCode用例构造实践：CMake和GoogleTest的应用
- 快速搭建vulhub靶场：简化docker-compose与vulhub-master下载
- 天秤座术语表：glossariolibras项目安装与使用指南
- 从Vercel到Firebase的全栈Amazon克隆项目指南
- ANU PK大楼Studio 1的3D声效和Ambisonic技术体验
- C#实现的鼠标事件功能演示
- 掌握DP-10：LeetCode超级掉蛋与爆破气球
- C与SDL开发的游戏如何编译至WebAssembly平台
- CastorDOC开源应用程序：文档管理功能与Alfresco集成
- LeetCode用例构造与计算机科学基础：数据结构与设计模式
- 通过travis-nightly-builder实现自动化API与Rake任务构建
