FPGA中组合逻辑和时序逻辑的区别中组合逻辑和时序逻辑的区别
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时
序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决
于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常
可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常
用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述
的数据流赋值语句。 （1）always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件
信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字
结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须
定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，
只是为了满足语法要求。 （
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简
称时序电路）。
1．组合逻辑概念
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿
的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。
2．组合逻辑的Verilog HDL 描述
根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第
二种就是用assign 关键字描述的数据流赋值语句。
（1）always 模块的敏感表为电平敏感信号的电路
always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case
和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中
的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只
是为了满足语法要求。
（2）assign语句描述的电路
利用条件符“?”可以描述一些相对简单的组合逻辑电路，信号只能被定义为wire型。当组合逻辑比较复杂时，需要很多条assign
语句或者多重嵌套“?”，使得代码可读性极差，因此此时推荐第一种组合逻辑建模方式。
3．组合逻辑电路的注意事项
（1）敏感信号列表
在组合逻辑设计中，读者必须重点对待敏感信号列表。敏感信号列表出现在always块中，其典型行为级的含义为：只要敏感
信号列表内的信号发生电平变化，则always模块中的语句就执行一次，因此设计人员必须将所有的输入信号和条件判断信号
都列在信号列表中。
不完整的信号列表会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性。如果缺少信号，则无法触发和该信号相关
的仿真进程，也就得不到正确的仿真结果。如果设计人员在设计中，认为列举信号麻烦，则采用下面的语句:always@(*).此
时，综合工具和仿真工具会自动将所有的敏感信号自动加入敏感信号列表。
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