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基于XDMA核和AXI4协议实现PCIE数据读写（一）：工程建立

Verilog

PCIe

AXI4

ARM通信

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13页

本工程通过Xilinx官方的XDMA核实现上位机和PCIE的通信，通过AXI4协议实现PCIE数据和ARM核的通信。工程内使用了XDMA核（官方）、AXI4Slave核（自编）、DMA核和ARM核，实现数据的通信。

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基于 XDMA 核和 AXI4 协议实现 PCIE 接口的数据读写

1 AXI4 协议简介

AXI 协议是 Xilinx 的 ZYNQ 系列芯片中最为常用的总线协议。其主要分为

AXI4 协议、AXI4-Lite 协议和 AXI4-stream 协议。协议的具体介绍详见我的博客，

地址为：https://blog.csdn.net/m0_46642108/article/details/107163267

2 PCIE 协议简介

PCIe 总线使用端到端的连接方式，在一条 PCIe 链路的两端只能各连接一个

设备，这两个设备互为是数据发送端和数据接收端。PCIe 总线除了总线链路外，

还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也

使用这些层次。PCIe 总线使用的层次结构与网络协议栈较为类似。PCIe 链路使

用“端到端的数据传送方式”，发送端和接收端中都含有 TX(发送逻辑)和 RX(接

收逻辑)，其结构如图所示。

由上图所示，在 PCIe 总线的物理链路的一个数据通路(Lane)中，由两组差

分信号，共 4 根信号线组成。其中发送端的 TX 部件与接收端的 RX 部件使用一

组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；

而发送端的 RX 部件与接收端的 TX 部件使用另一组差分信号连接，该链路也被

称为发送端的接收链路，也是接收端的发送链路。一个 PCIe 链路可以由多个

Lane 组成。

高速差分信号电气规范要求其发送端串接一个电容，以进行 AC 耦合。该

电容也被称为 AC 耦合电容。PCIe 链路使用差分信号进行数据传送，一个差分

信号由 D+和 D-两根信号组成，信号接收端通过比较这两个信号的差值，判断

发送端发送的是逻辑“1”还是逻辑“0”。

与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要

求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同

时”加载到 D+和 D-两根信号上，其差值在理想情况下为 0，对信号的逻辑值产

生的影响较小。因此差分信号可以使用更高的总线频率。

此外使用差分信号能有效抑制电磁干扰 EMI(Electro Magnetic

Interference)。由于差分信号 D+与 D-距离很近而且信号幅值相等、极性相反。

这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界

的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两

根信号传送一位数据；二是差分信号的布线相对严格一些。

PCIe 链路可以由多条 Lane 组成，目前 PCIe 链路可以支持

1、2、4、8、12、16 和 32 个 Lane，即×1、×2、×4、×8、×12、×16 和×32 宽度

的 PCIe 链路。每一个 Lane 上使用的总线频率与 PCIe 总线使用的版本相关。

第 1 个 PCIe 总线规范为 V1.0，之后依次为 V1.0a，V1.1，V2.0 和 V2.1。目

前 PCIe 总线的最新规范为 V2.1，而 V3.0 正在开发过程中，预计在 2010 年发布。

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