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12位逐次逼近寄存器型ADC 转换器设计.doc
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更新于2023-03-03
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SAR ADC其基本结构如图1所示,包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。模拟输入电压VIN由采样保持电路采样并保持,为实现二进制搜索算法,首先由SAR LOGIC控制N位寄存器设置在中间刻度,即令最高有效位MSB为“1”电平而其余位均为“0”电平,此时数字模拟转换器DAC输出电压VDAC为0.5VREF,其中VREF为提供给ADC的基准电压。由比较器对VIN和VDAC进行比较,若VIN>VDAC,则比较器输出“1”电平,N位寄存器的MSB保持“1”电平;反之,若VIN<VDAC,则比较器输出“0”电平,N位寄存器的MSB被置为“0”电平。一次比较结束后,MSB被置为相应的电平,同时逻辑控制单元移至次高位并将其置“1”,其余位置“0”,进行下一次比较,直至最低有效位LSB比较完毕。整个过程结束,即完成了一次模拟量到数字量的转换,N位转换结果存储在寄存器内,并由此最终输出所转化模拟量的数字码。
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逐次逼近寄存器型 ADC 设计报告
二、项目设计要求:
设计一个 12bit 逐次逼近寄存器型模数转换器 SAR ADC
三、项目参数要求:
分 辨 率
12bit
采样频率
100KHz
功 耗
< 2mW
电源电压
2.5V
面 积
< 3mm
2
工作温度
0~80℃
工艺技术
0.25um
四、项目设计内容:
1. 逐次逼近寄存器型模数转换器(SAR ADC)整体结构:
图 1 逐次逼近寄存器型模数转换器工作原理框图
逐次逼近寄存器型 ADC 设计报告
2. 逐次逼近寄存器型模数转换器(SAR ADC)的特点及应用:
特点:中级转换速度,低功耗,高精度,小尺寸
应用:便携式仪表、笔输入量化器,工业控制和数据/信号采集器等
3. 逐次逼近寄存器型模数转换器(SAR ADC)工作原理:
SAR ADC 其基本结构如图 1 所示,包括采样保持电路(S/H)、比较器(COMPARE)、数/
模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。模拟输
入电压 V
IN
由采样保持电路采样并保持,为实现二进制搜索算法,首先由 SAR LOGIC 控制
N 位寄存器设置在中间刻度,即令最高有效位 MSB 为“1”电平而其余位均为“0”电平,此时
数字模拟转换器 DAC 输出电压 V
DAC
为 0.5V
REF
,其中 V
REF
为提供给 ADC 的基准电压。由
比较器对 V
IN
和 V
DAC
进行比较,若 V
IN
>V
DAC
,则比较器输出“1”电平,N 位寄存器的 MSB
保持“1”电平;反之,若 V
IN
<V
DAC
,则比较器输出“0”电平,N 位寄存器的 MSB 被置为“0”电
平。一次比较结束后,MSB 被置为相应的电平,同时逻辑控制单元移至次高位并将其置
“1”,其余位置“0”,进行下一次比较,直至最低有效位 LSB 比较完毕。整个过程结束,即
完成了一次模拟量到数字量的转换,N 位转换结果存储在寄存器内,并由此最终输出所转
化模拟量的数字码。
4. 逐次逼近寄存器型模数转换器(SAR ADC)各子模块设计:
子模块 1: 比较器( COMPARE )
(1) 电路结构:
逐次逼近寄存器型 ADC 设计报告
图中所示的是两级运放比较器,左端的恒流源电路时产生一个 40uA 的电流,然后通过
电流镜镜像到比较器的内部,经 M6、M7 组成的第二级运放输出比较结果。
(2) 工作原理:
电路结果:经比较器比较后,当 Vg1>Vg2 时,比较值为 0,就会生成一个比刚才小
一点的电压继续比较。当 Vg1<Vg2 时,那么比较值为 1,就会生成一个高一点的电压
比较器电路是将一个模拟信号与另一个模拟信号进行比较,根据比较结果输出一个二进
制信号,来达到逐次逼近的目的,实际上,比较器完成的是模数转换中量化的过程,可见
比较器的优劣直接影响着模数转换器的性能。
(3) 参数设定:
逐次逼近寄存器型 ADC 设计报告
利用 sweep 语句对 m8 管进行扫描,其他的管子参数值固定。从功能图中可以看到管子
的尺寸影响不大,在精度仿真图第二个标尺所对应的曲线精度满足设计要求而且管子尺寸
相对较小,即 w=2u,所以经过扫描后各管子尺寸如表所示。
器件名称 参数值 器件名称 参数值
m1 w=3u l=1u m5 w=8u l=1u
逐次逼近寄存器型 ADC 设计报告
m2 w=3u l=1u m6 w=60u l=1u
m3 w=14u l=1u m7 w=10u l=1u
m4 w=14u l=1u m8 w=2u l=1u
c 30ff m9 w=8u l=1u
ibias 40uA
(4) 仿真网表:
a 响应仿真
.lib 'mix025_1.l' tt
Vdd vdd 0 2.5v
Vg1 g1 0 1v
Vg2 g2 0 PULSE (0 2.5 0 1n 1n 0.2u 0.4u)
m1 d1 g1 s1 0 nch w=3u l=1u
m2 d2 g2 s1 0 nch w=3u l=1u
m3 d1 d1 vdd vdd pch w=14u l=1u
m4 d2 d1 vdd vdd pch w=14u l=1u
m5 s1 g5 0 0 nch w=8u l=1u
m6 d6 d2 vdd vdd pch w=60u l=1u
m7 d6 g5 0 0 nch w=10u l=1u
m8 g5 g5 0 0 nch w=2u l=1u
ibias vdd g5 40uA
c d2 0 30ff
.tran 1n 1u
.print tran v(d6) v(g2,g1)
.end
b、功能仿真
.lib 'mix025_1.l' tt
Vdd vdd 0 2.5v
Vg1 g1 0 pwl 0 1.25v 1us 2.0v 2.3us 2.2v
4.5us 1.2v 5us 1.8v
Vg2 g2 0 sin 1.25 1.25 1500k
m1 d1 g1 s1 0 nch w=3u l=1u
m2 d2 g2 s1 0 nch w=3u l=1u
m3 d1 d1 vdd vdd pch w=14u l=1u
m4 d2 d1 vdd vdd pch w=14u l=1u
m5 s1 g5 0 0 nch w=8u l=1u
m6 d6 d2 vdd vdd pch w=60u l=1u
m7 d6 g5 0 0 nch w=10u l=1u
m8 g5 g5 0 0 nch w=2u l=1u
ibias vdd g5 40uA
c d2 0 30ff
.tran 1n 10u
.print tran v(d6) v(g2) v(g1)
.end
c、精度仿真
.lib 'mix025_1.l' tt
Vdd vdd 0 2.5v
Vg1 g1 0 1v
Vg2 g2 0 pwl 0 0.9994v 10u 1.001v
m1 d1 g1 s1 0 nch w=3u l=1u
m2 d2 g2 s1 0 nch w=3u l=1u
m3 d1 d1 vdd vdd pch w=14u l=1u
m4 d2 d1 vdd vdd pch w=14u l=1u
m5 s1 g5 0 0 nch w=8u l=1u
m6 d6 d2 vdd vdd pch w=60u l=1u
m7 d6 g5 0 0 nch w=10u l=1u
m8 g5 g5 0 0 nch w=2u l=1u
ibias vdd g5 40uA
c d2 0 30ff
.tran 1n 10u
.print tran v(d6) v(g2) v(g1)
.end
(5) 仿真结果:
a、响应仿真
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