基于基于FPGA的并行的并行DDS
介绍一种提高直接数字合成器（DDS）系统时钟频率的并行处理方法。给出了一个基于现场可编程门阵列
（FPGA）的具有400MHz系统时钟频率DDS电路的实现方法和实验测试结果。采用直接中频输出方式，输出频
率范围250MHz～350MHz，频率分辨率6Hz，寄生信号抑制50dB。该DDS电路具有接口简单、使用灵活等优
点，可用于雷达、电子战领域的宽带信号产生。
摘摘 要：要： 介绍一种提高直接数字合成器（
关键词：关键词： 直接数字合成（DDS） 现场可编程门阵列（FPGA） 宽带 并行处理
直接数字合成器（DDS）不仅能提供精细的频率分辨率、更高的频率转换速度和良好的相位噪声，而且容易实现各种调制
功能，如频率调制、相位调制、幅度调制等。因此，DDS在雷达、通信和电子战等系统中得到了极其广泛的应用。随着现场
可编程门阵列（FPGA）技术的发展，为了更加充分地利用DDS的优点，并简化系统的接口和控制，提高系统的整体性能和工
作可靠性，为进一步实现系统集成创造条件，利用ASIC和FPGA实现DDS电路的思想早已受到了重视并取得了进展
[1][2]
。
不同的应用领域，对DDS的性能有不同的要求。当把DDS用做雷达系统中的本振信号源时，对寄生信号抑制的要求可能
比较高，如要求在60dB或70dB以上。当把DDS用于雷达干扰系统时，除了对寄生信号抑制有一定的要求外，更重要的是其产
生宽带信号的能力。为了产生宽带信号，要求DDS的系统时钟频率要高。尽管目前FPGA的速度和规模都已经达到了相当高的
水平，但与电子干扰系统对它的要求相比仍有差距。按照目前FPGA的技术水平及使用经验，系统时钟选择200MHz是一个比
较合理的选择。因此，为了满足电子干扰系统更高（如400MHz系统时钟）的要求，应该采用并行处理技术。
1 并行并行DDS电路工作原理电路工作原理
图1所示为并行DDS电路工作原理框图，主要包括：相位累加器、两路相位/幅度变换电路、二选一选择器、锁存器、SINC
函数补偿滤波器、D/A变换器和中频滤波器。相位累加器通过对输入频率码的累加，产生A、B两路相位累加输出，其中A路信
号在前，B路信号在后（两路信号合成一路信号后）。两路相位/幅度变换电路分别对两路相位累加器输出的相位进行相位/幅
度变换，获得两路幅度输出。然后由二选一选择器将两路信号合并成一路信号(S=0时选A，S=1时选B)。相位累加器、相位/幅
度变换电路的时钟以及选择器选择端S的信号为f
ck1
，它是由DDS电路系统时钟fck分频得到，即f
ck1
=f
ck
/2。而选择器后面的锁
存器以及SINC函数补偿滤波器、D/A变换器的时钟为系统时钟。为了简化电路实现，采用直接中频方法取出D/A变换器的中频
信号输出，同时，为了补偿D/A变换输出信号幅度随频率增加引起的衰减，图1中增加了SINC函数补偿滤波器。图2给出了
f
ck1
、f
ck
与数据之间时序关系的示意图。
2 并行并行DDS电路实现电路实现
主要介绍相位累加器电路和相位/幅度变换器电路的实现。
2.1 相位累加器电路实现相位累加器电路实现
实现并行相位累加器的直接方法是：由两套结构完全相同的相位累加器电路构成，相位累加器的输入（频率码）也相同，
只是两路输出要有一个固定的初始相位偏差，其数值为相位累加器输入（频率码）的1/2。
为了电路实现容易，需对上述方法进行简化。这里提供一种较为简单的方法，即利用一个相位累加器产生第一路(A路)相位
累加器输出，而另一路相位累加器输出通过将第一路输出的相位与相位累加器输入(频率码）的1/2相加得到，如图3所示。在
图3中，假定系统时钟为400MHz，假定输入的频率码为26位，范围为F[25：0]，其中位25代表200MHz，位24代表100MHz，
…，位0为最低有效位，也就是DDS的分辨率fck/2
26
=5.96Hz。
相位累加器电路中各器件的时钟频率为fck1=200MHz。相位累加器的输入取26位频率码F[25：0]的低25位F[24：0]，即得
到A路相位累加器的输出为A[24：0]。F[25：0]的高25位F[25：1]经右移一位（相当于乘1/2）得到C[24：0]后与A路相位累加
器的输出A[24：0]相加得到B路相位累加器的输出B[24：0]。
最后，为了减小后面相位/幅度变换电路的硬件量，锁存器只取出用于进行相位/幅度变换所需位数的相位(相位截断)，这里
取相位截断输出为10位，A路为G[9：0]，B路为H[9：0]。
2.2 相位相位/幅度变换器电路实现幅度变换器电路实现
相位/幅度变换电路的功能是把由相位累加器输出的相位信息转换成幅度信息。相位/幅度变换电路通常采用ROM电路实现，
但也可采用数字逻辑电路实现。
并行相位/幅度变换器由两套结构完全相同的相位/幅度变换器构成，因此，下面只介绍其中的一个。相位/幅度变换的原理可
以很容易由ROM构成的查找表（LUT）理解。相位/幅度变换的内容存储在ROM中，以相位值作为ROM的地址，ROM的输出
作为变换后的幅度。
与相位累加器不同，相位/幅度变换器的硬件量随相位位数（ROM地址）的增加指数增加，而相位累加器硬件量随累加器位
数的增加线性增加。因此，当相位位数（影响DDS的寄生信号性能）较大时，所需硬件量将急剧增加。尽管前面已经对相位
进行了截断，但为了保证所需的寄生信号性能，剩下的用于进行相位/幅度变换的相位位数仍然较大，如果直接实现所需硬件
量仍然较大。
下面两种方法对减小硬件量比较有效。一是根据SIN函数的对称性，只需要对一个象限进行相位/幅度变换，另外三个象限可
以经变换获得，这样可节省近3/4的硬件量[3]；第二种是采用分段线性化的方法，也可有效降低ROM地址的位数
[4]
。
以一个10位相位/8位幅度的相位/幅度变换电路为例，介绍相位/幅度变换电路的具体实现方法并分析硬件量节省的情况。图
4是分段线性化相位/幅度变换方法示意图。曲线1是用于进行相位/幅度变换的原始正弦信号前1/4周期（第一象限）的曲线，将
评论0