数字秒表的 VHDL 语言的程序设计
EDA 2008-06-15 22:14 阅读 675评论 2
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数字秒表的 VHDL 语言的程序设计
本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片，用
VHDL 语言描述的。它除开关、时钟和显示功能以外，它还包括 1/100s 计时器所有的控制和定时功能，
其体积小，携带方便。
计时器的设计功能：
（1） 精度应大于 1/100s
（2） 计时器的最长计时时间为 1 小时
在一般的短时间计时应用中，1 小时应该足够了。为此需要一个 6 位显示器，显示最长时间为 59 分
59.99 秒。
（3） 设置复位和启/停开关
复位开关用来使计时器清 0，并作好清 0 准备。启/停开关的使用方法与传统的机械计时器相同，即
按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。复位开关可以在任何情况下使用，
即使在计时过程中，只要按一下复位开关，计时进程应立即终止，并对计时器清零。
设计方案：
为了便于描述，将整个计时控制芯片分成 5 个子模块：键输入子模块（keyin）,时钟产生子模块
（clkgen）,控制子模块（ctrl）,定时计数子模块（cntclk）和显示子模块（disp）。
芯片设计：
各模块程序及生成的符号文件如下：
keyin 模块设计
该模块的描述是为了产生单个复位脉冲 res 和启停脉冲 stst.整个功能模块用两个进程语句描述。
library ieee;
use ieee.std_logic_1164.all;
ddnbbmz
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