基于基于IEEE1149.7标准的标准的CJTAG测试设计方法研究测试设计方法研究
在深入研究IEEE1149.7标准的基础上,针对测试问题设计了CJTAG测试控制器,实现了T0、T1、T3和T4层级
的主要功能。对该控制器的各个功能进行了仿真验证。结果表明该控制器产生的测试信号符合IEEE1149.7标准
的规定,能够控制待测芯片实现相应的测试功能,取得了较好的测试效果。
随着微电子技术、表面贴装技术和印制电路板制造技术的不断发展,单芯片多核设计、片上系统和叠层裸片技术等成为主
流技术。现有的
标准公布以后,在国内外电子业界引起了高度关注。CJTAG的研究主要包括两个方面[3],一方面是设计支持CJTAG测试的电
路芯片:充分利用待测芯片的紧凑型边界扫描测试逻辑结构,提高电路芯片的测试与调试的效率,国内徐志磊等人对此研究设
计和验证了CJTAG接口[4];另一方面是对支持CJTAG测试的电路芯片设计相应的测试系统:产生符合IEEE 1149.7标准的测试
信号[5-6]。本文主要研究后一问题,即在
1 IEEE 1149.7标准简介标准简介
IEEE1149.7标准以IEEE 1149.1-2001边界扫描标准为基础,提供可升级的测试方法满足集成电路种类繁多及功能复杂的需
要,从功能上划分为T0~T5六层[7],每一层都在它上一层的基础上增加新的功能,如图1所示。
T0层确保符合IEEE 1149.1标准测试基础构架的可行性,支持多片上TAPC(测试存取引脚控制器)串行结构,可通过选择
序列控制共享DTS的技术分支。T1层用零位DR扫描(ZBS)设定TAP.7控制器的状态,在不影响TAP.1控制器的前提下实现
控制器命令。T2层通过芯片级的旁路扫描路径大幅缩短扫描链从而提高调试芯片的效率。T3层增加了4线星型(Star-4)扫描拓
扑,可直接对TAP.7控制器进行寻址。T4层实现了质的飞跃,增加的2线星型(Star-2)扫描拓扑将TAP.7所需要的引脚数从4减
少为2。T5层支持自定义的通信协议,且使用8个数据通道支持后台数据的传输,使测试引脚能同时进行待测芯片的调试与基
本操作。
IEEE 1149.7标准根据测试与调试所需引脚数规定了标准协议和高级协议:标准协议指使用TCK、TMS引脚控制TAP控制器
(支持IEEE 1149.x标准的TAP控制器)的状态进程,使用TDI、TDO引脚完成测试数据的传输;高级协议指使用TCKC与
TMSC引脚不仅能控制TAPC的状态进程,而且还能完成测试数据的传输,TDIC和TDOC引脚可以闲置或做其他功能使用。
IEEE 1149.7标准规定CJTAG的T4和T5层使用高级协议。根据IEEE 1149.7标准,T2和T5层的功能在调试方面更具优势,本
文所设计的CJTAG
2 基于基于IEEE 1149.7标准的边界扫描测试系统设计标准的边界扫描测试系统设计
在具有TAP.7接口的被测电路系统中进行边界扫描测试,需要满足两项条件:首先,被测系统的设计需符合IEEE 1149.7标
准的规范;其次,需要有紧凑型边界扫描测试系统的支持。虽然标准提出了测试系统的功能要求,但对测试系统的构建方式与
实现途径没有制定相应的规范。在深入研究IEEE 1149.7标准的结构与规范后,确定紧凑型边界扫描测试系统的设计方法。
2.1 系统功能总体设计系统功能总体设计
CJTAG测试体系包括测试软件和硬件平台,如图2所示。测试系统硬件包括两大功能模块:边界扫描测试控制器和USB接口
电路,其中测试控制器将PC机并行发送的测试信号转化为满足IEEE 1149.7标准的串行测试信号,在系统软件控制下进行扫描
测试操作。
USB接口电路负责测试数据的交换及对测试控制器的管理。
系统软件功能:提取被测电路的信息;根据提取的信息产生测试矢量发送至硬件平台,并对响应数据进行分析与故障诊断
等。即在PC上完成测试的设置、测试矢量的生成、测试数据的发送、响应数据的接收、响应数据的分析、测试结果的存储及
测试控制器的USB驱动。
2.2 测试系统硬件设计测试系统硬件设计
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