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uvm学习总结_2021.1.11

数字通信

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64页

关于UVM几个机制的解释。 sequence机制简单说明：sequence机制是为了独立出“生成transaction”的这部分操作而建立的机制。特点：  支持多种uvm_do宏命令  有优先级仲裁机制，可以控制先后发送的顺序。  virtual sequence调度sequence发送的顺序。  寄存器模型内建检查读写功能的sequence。

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UVM 基础

系统架构框图

这是 1 种测试用例的框图，每一种测试用例，都会生成这么一个架构。

transaction

 声明、定义数据包格式，是需要测试的数据包，常用 random 函数去随机化数据用以

测试

 eld_automation 注册，注册后才可以使用 uvm 中的 print、compare 等常用函数

driver

 与 DUT 建立连接，使用 uvm_cong_db#机制

 向 sequencer 请求 sequence，并在发送完成后，返回一个 done 给 sequencer。

 将 transaction 转化成 interface 数据，进行发送

monitor

 与 DUT 建立连接，使用 uvm_cong_db#机制

 与 model 和 scoreboard 建立通信（TLM 机制），实现接收 transaction 功能用

`uvm_blocking_get_port#( my transaction) ，实现发送 transaction 功能用

`uvm_analysis_port#(my transaction)

 将 transaction 转化成 interface 数据，进行接收

sequencer

 调度 sequence 和 driver，确保它们正常进行 transaction 的产生和发送。

agent

 实例化 driver、monitor、sequencer

 连接 drv 和 sequencer，drv.seq_item_port.connect(sqr.seq_item_export);

 在 TLM 机制中准备好 monitor 的 ap（发送）口，准备好发送数据给 scoreboard 或

者 reference model ，实现接收 transaction 功能用

`uvm_blocking_get_port#( my transaction) ，实现发送 transaction 功能用

`uvm_analysis_port#(my transaction)

 UVM_ACTIVE 机制，用来产生 i_agt 和 o_agt 这些可以自定义配置的 agent

reference model

 接收 i_agt 发送过来的 transaction，发送 transaction 给 scoreboard，实现接收

transaction 功能用 `uvm_blocking_get_port#( my transaction) ，实现发送

transaction 功能用 `uvm_analysis_port#(my transaction)

 建立与 DUT 同样功能的模型，让 transaction 包进入模型进行工作，然后将输出发

送给 scoreboard

scoreboard

 在 TLM 机制中准备好接收 monitor 和 model 的数据 port，实现接收 transaction

功能用`uvm_blocking_get_port#( my transaction)，实现发送 transaction 功

能用 `uvm_analysis_port#(my transaction)

 并行接收数据，然后进行 compare、report 等操作，

environment

 实例化 agent、model、scoreboard

 创建 TLM 中所需要用的 fo，在我的框图中是三个

 连接 mdl 和 scoreboard，中间插入一个 fo，同理连接 mdl 和 i_agt，o_agt 和

scoreboard。

base_test

 实例化 envrionment

 打印最终验证结果

sequence（case）

 `uvm_do（transaction），产生随机化数据的数据包 transaction

 raise_objection ，drop_objection，uvm 的 objection 机制，用以启动和结束整

个平台

 使用 default_sequence 机制，实例化 seq ，连接 seq （ sequence ）和

sqr（sequencer）

UVM 树形结构

get_parent 得到父节点的路径

get_child(string name) 得到子节点

UVM eld automation

宏

`uvm_object_utils_begin(my_transaction)

`uvm_eld_int(……)

`uvm_eld_real

`uvm_object_utils_end

常用函数

copy

compare

pack_bytes

unpack_bytes

UVM TLM

TLM :transaction level modeling

基本操作：

 put

 get

 transport

基本端口：

 PORT

 EXPORT

 IMP

特殊端口：

analysis_port/analysis_export

 特殊点一：默认一对多通信。（普通的 port 是默认一对一通信）

 特殊点二：没有阻塞和非阻塞的概念。（普通的 port 是分阻塞和非阻塞的概念）

 特殊点三：只有 write 一个操作（普通的 port 有 put、try_put、can_put 等操作）

UVM_cong_db#

用于验证平台间的通信

`uvm_cong_db#()

层次优先

同一层次时间优先

check_cong_usage

剩余63页未读，继续阅读

下面代码的作用是什么：class scp_2_pdma_mem2perip_burst_test extends base_test; `uvm_component_utils (scp_2_pdma_mem2perip_burst_test) virtual function void test_cfg(); endfunction function new (string name="scp_2_pdma_mem2perip_burst_test", uvm_component parent=null); super.new (name, parent); endfunction : new function void build_phase(uvm_phase phase); super.build_phase(phase); endfunction : build_phase task run_phase(uvm_phase phase); ahb1_spi0_std_mode_sequence ahb1_spi0_std_mode_seq; ahb_master_8corecfg_sequence ahb_mst_8ccfg_seq; sysctrl_dma_config_sequence stsctrl_dma_seq; pdma_config_mem2perip_burst_sequence pdma_cfg_mem2perip_burst_seq; super.run_phase(phase); ahb1_spi0_std_mode_seq = ahb1_spi0_std_mode_sequence::type_id::create("ahb1_spi0_std_mode_seq"); ahb_mst_8ccfg_seq = ahb_master_8corecfg_sequence::type_id::create("ahb_mst_8ccfg_seq"); stsctrl_dma_seq = sysctrl_dma_config_sequence::type_id::create("stsctrl_dma_seq"); pdma_cfg_mem2perip_burst_seq = pdma_config_mem2perip_burst_sequence::type_id::create("pdma_cfg_mem2perip_burst_seq"); phase.raise_objection(this); // seq.starting_phase = phase; ahb1_spi0_std_mode_seq.start(env.scp_2_8core_master_agent.sequencer); ahb_mst_8ccfg_seq.start(env.scp_2_8core_master_agent.sequencer); stsctrl_dma_seq.start(env.scp_2_8core_master_agent.sequencer); pdma_cfg_mem2perip_burst_seq.start(env.scp_2_8core_master_agent.sequencer); phase.drop_objection(this); endtask endclass

这段代码定义了一个类 "scp_2_pdma_mem2perip_burst_test"，它是 "base_test" 类的子类，并且使用了 UVM （Universal Verification Methodology）框架。这个类包含以下成员函数：test_cfg() 和 new()，以及 build_phase() 和 run_phase() 函数，它们均重写了 base_test 中对应的

uvm_analysis_imp_decl

### 回答1： `uvm_analysis_imp_decl` 是 UVM 库中的一个类，用于声明分析接口的端口。分析接口是一种用于向分析组件传递数据的 UVM 组件通信机制。`uvm_analysis_imp_decl` 可以在一个 UVM 组件中声明一个分析接口的端口，以便该组件可以向该端口发送数据，然后由其他分析组件接收并处理这些数据。这个类通常与 `uvm_analysis_port`

uvm_do_on和uvm_do_on_with

### 回答1： uvm_do_on是UVM（Unified Verification Methodology）库中的一个函数，它可以在指定的阶段上对指定的对象进行操作。 uvm_do_on_with是uvm_do_on的变体，它可以在指定的阶段上对指定的对象进行操作，并且可以指定操作的参数。 ### 回答2： uvm_do_on和uvm_do_on_with是UVM测试框架中的任务调

function void write(T item);//input rx_e1_q.push_back(item);//e1 from e1_tx_monitor.sv print_pkt_data(item); //out_ap.write(item); `uvm_info("MLPPP_ASS_MON(input)",{"\n",item.sprint()},UVM_MEDIUM); `uvm_info("MLPPP_ASS_MON(input)",{"\n",item.packet_sprint()},UVM_MEDIUM); endfunction

这是一个关于编程的问题，我可以回答。这段代码是一个函数，函数名为write，参数为T类型的item。函数的作用是将item添加到rx_e1_q队列中，并打印出item的数据。同时，该函数还会输出一些调试信息。

uvm_event怎么在uvm中使用

### 回答1：在UVM中，可以使用uvm_event来实现事件的同步和通信。使用uvm_event需要以下步骤： 1. 定义uvm_event对象：可以在UVM组件中定义一个uvm_event对象，例如： ``` class my_component extends uvm_component; uvm_event my_event; // ... endclass ``` 2.

uvm_component_utils的作用

uvm_component_utils是UVM中的一个宏定义，用于简化UVM组件的注册和实例化过程。它可以自动为UVM组件生成一些默认的方法和配置参数，使得用户无需手动编写这些代码，从而提高了开发效率。具体来说，uvm_component_utils可以帮助用户实现以下功能： 1. 自动为组件生成默认构造函数和析构函数，避免了用户手动编写这些代码的麻烦。 2. 自动为组件生成默认的UVM配

简单介绍一下uvm_do_with宏

uvm_do_with宏是UVM测试框架中的一个重要宏，它可以用于在测试中执行一系列的操作。该宏的语法如下：uvm_do_with(action, expr, min, max, step)，其中action是要执行的操作，expr是要操作的对象，min是操作的最小值，max是操作的最大值，step是操作的步长。使用uvm_do_with宏可以方便地生成测试用例，提高测试效率。

uvm_sequence_library

uvm_sequence_library是UVM中的一个库，它包含了各种不同类型的sequence，这些sequence可以被用来生成测试序列。这个库中的sequence可以被继承和定制，以满足特定的测试需求。在UVM中，sequence是用来描述测试序列的一种机制，它可以被用来生成各种不同类型的测试序列，包括顺序序列、并发序列、随机序列等等。通过使用uvm_sequence_library，测试

`include "uvm_macros.svh"

### 回答1：这是一个SystemVerilog中使用的头文件，它包含了UVM（Universal Verification Methodology，通用验证方法学）中所需的一些宏定义。在使用UVM进行验证时，通过包含这个文件，可以方便地调用一些UVM中已经实现的方法，简化代码的编写。 ### 回答2： include "uvm_macros.svh" 是一种在 SystemVeril

uvm_tlm_analysis_fifo有哪些接口

uvm_tlm_analysis_fifo有以下接口： 1. write - 用于将数据写入FIFO中 2. try_write - 尝试将数据写入FIFO中，如果FIFO已满，则返回false 3. read - 从FIFO中读取数据 4. try_read - 尝试从FIFO中读取数据，如果FIFO为空，则返回false 5. get - 获取FIFO中的数据数量 6. is_empty -

uvm_reg_bit_bash_seq怎么用

uvm_reg_bit_bash_seq 是 UVM 中用于对寄存器进行位操作的序列，可以通过以下步骤使用： 1. 创建一个继承自 uvm_reg_bit_bash_seq 的新类。 2. 在新类中实现 do_bit_bash 方法，该方法用于对寄存器进行位操作。 3. 在测试中使用该新类的实例来执行位操作序列。具体使用方法可以参考 UVM 官方文档或相关教程。

uvm field automation机制常用函数

对于uvm field automation机制，常用的函数包括： 1. `uvm_field_int`：用于注册整型变量 2. `uvm_field_bool`：用于注册布尔型变量 3. `uvm_field_enum`：用于注册枚举型变量 4. `uvm_field_string`：用于注册字符串型变量 5. `uvm_field_object`：用于注册对象型变量 6. `uvm_fiel

uvm_reg_access_seq

### 回答1： uvm_reg_access_seq是UVM中的一个序列，用于访问寄存器。它可以在测试中模拟对寄存器的读写操作，并验证寄存器的行为是否符合规范。通过使用uvm_reg_access_seq，测试人员可以更加方便地测试设计中的寄存器，提高测试效率和测试覆盖率。 ### 回答2： uvm_reg_access_seq是一个UVM（Universal Verification

uvm_declare_p_sequencer

"uvm_declare_p_sequencer" 是 SystemVerilog 中的一个宏"uvm_declare_p_sequencer" 是 SystemVerilog 中的一个宏,它用于定义和创建一个序列器类型的对象。这个宏是由 Universal Verification Methodology (UVM) 库提供的。序列器对象用于生成测试序列，在 UVM 中主要用于驱动 DUT。

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