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基于 FPGA 的快速加法器的设计与实现
赵亚威
1
吴海波
2
（1．沈阳理工大学，辽宁 沈阳 110045；
2．东北大学，辽宁 沈阳 110004）
E-mail: hb_0427@126.com
摘要：加法器是算术运算的基本单元，可以有多种实现结构，采
用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究
了基于 FPGA 的常用加法器的结构及其设计方法，对各自性能加以分
析比较，在此基础上采用流水线结构设计了一个 8bit 的加法器。并
在 Xilinx 公司的 ISE 5.2i 软件环境下, 采用 VHDL 和 Verilog HDL
硬件描述语言进行了设计实现并使用 Modelsim 进行仿真验证，在此
基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度
高于其它结构实现的加法器。
关键词：加法器、进位、FPGA、Verilog HDL、流水线
1. 引言
算术逻辑单元(ALU) 不仅能完成算术运算也能完成逻辑运算,是微处理器芯片中的一个
十分重要的部件
[3]
。但是所有基本算术运算（加、减、乘、除）最终都可归结为加法运算，
所以加法运算的实现显得尤为重要。对于多位加法操作来说
,因为存在进位问题,使得某一位
计算结果的得出与所有低于它的位都相关。为了减少进位传输所耗费的时间
,提高计算速度,
人们设计了多种类型的加法器, 提出了很多实现加法器的设计方法，如行波进位加法器、快
速行波进位加法器、超前进位加法器等。以上提到的都是并行加法器，此外还有串行加法器，
其具有占用资源少、设计灵活等优点。
2. 常用加法器设计方法的分析比较
并行加法器中全加器的位数与操作数的位数相同,可同时对操作数的各位相加。影响运
算速度的主要是传递进位信号的逻辑线路
(即进位链)。接下来就上面提到的几种并行加法器
加以分析比较。
2.1 行波进位加法器
N位行波进位加法器是将N个一位全加器串联进行两个N位数的相加,进位是采用串行进
位的方法来实现的
,即本级的C
out
作为下一级的C
in
参与下一位的加法运算
[3]
。这种加法器结构
简单，但速度较慢，从其逻辑表达式
: Sum
i
= A
i
⊕B
i
⊕C
i
，C
i + 1
=A
i
B
i
+ C
i
(A
i
⊕B
i
)可以看
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