输出信号 Tc 有效,在下一个时钟脉冲有效沿,秒个位计数器复位到 0。秒个位计数器进位
输出信号 Tc 使秒十位计数器(模 6 计数)使能,在秒个位计数器复位同时,秒十位计数器
计数值加 1,该过程将持续 59 秒,此时秒十位计数器状态为(0101)2,秒个位计数器状
态为(1001)2,此时将显示读数为 59,同时秒十位计数器进位输出信号 C 为高电平,下
一脉冲到来时秒个位计数器和秒十位计数器同时复位到 0,并同步产生分脉冲进位输出信
号 Cout。
根据分析,可用 2 片 74160 同步级联设计成六十进制可预置 BCD 码计数器。74160 为
同步可预置 4bit 十进制加法计数器,它具有同步载入,异步清零的功能。构成该计数器的
所有触发器都由时钟脉冲同步,在时钟脉冲输入波形上升沿同时触发。这些计数器可以使用
置数输入端(LDN)进行予置,即当 LDN=0 时,禁止计数,输入 ABCD 上的数据在时钟脉冲上
升沿予置到计数器上;如果在时钟脉冲上升沿来到以前 LDN=1,则计数工作不受影响。2
个高电平有效允许输入(ENP 和 ENT)和进位(RCO)输出使计数器容易级联,ENT、ENP
都为高电平时,计数器才能计数。
图 6 为使用 2 个 74160 同步级联设计的六十进制进制计数器秒计数器模块的原理图,
由 前 面 的 分 析 知 分 和 秒 计 数 器 都 是 模 M=60 的 计 数 器 , 其 规 律 为 0001…
585900…,此底层计数器模块的设计中保留了一个计数使能端 CEN、异步清零端 Clrn
和进位输出端 Tc,这三个引脚是为了实现各计数器模块之间进行级联,以便实现校时控制而预
留的。
根据计数器置数清零法的原理,第一级计数器置数输入端的逻辑表达式为:
Tc1=not(D1•D3•CEN) (2-1)
第二级计数器置数输入端的逻辑表达式为:
Tc2=not(D1•D3•D4•D6•CEN) (2-2)
如图 6 所示。从图 6 中可以知道当秒计数到 010110012(59)时将产生一个进位输出
C,此输出同时反馈至其置数输入端(LDN)实现 0 置数。
图 6 六十进制计数器原理图
在 Max Plus2 中,利用原理图输入法完成源程序的输入、编译和仿真。六十进制可预置
BCD 码计数器子模块 60.bdf 的仿真输出波形文件如图 7(a)所示。分析知仿真结果,当计数
输出 Q[7..0]=59 时,进位输出 Tc=1,结果正确无误。可将以上设计的六十进制可预置 BCD
码计数器子模块设置成可调用的元件 60.sym,以备高层设计中使用,其元件符号图如图
7(b) 所 示 。
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